현직자의 반도체 강의

GPU는 왜 CPU보다 AI에 적합할까? GPU와 CPU의 근본적으로 다른 점

게이트올어라운드 — Sun, 6 Sep 2026 22:57:53 +0900

ChatGPT 같은 AI를 돌리는 데 왜 GPU가 필요할까요? GPU는 원래 게임 그래픽용 부품이었는데, 어쩌다 AI 시대의 주인공이 됐을까요.

답을 한 줄로 먼저 말씀드리면 이렇습니다. AI 계산은 단순한 연산을 어마어마하게 많이 반복하는 일인데, GPU가 정확히 그런 작업에 맞게 설계된 칩이기 때문입니다.

CPU는 소수 정예, GPU는 대규모 군단

가장 큰 차이는 코어의 개수와 성격입니다.

CPU는 코어가 보통 8~64개 정도입니다. 대신 코어 하나하나가 매우 똑똑해요. 복잡한 조건 분기를 예측하고, 명령어 순서를 알아서 재배치하고, 큰 캐시 메모리를 갖고 있습니다. 무슨 일이 오든 빠르게 처리할 수 있는 만능형 코어예요.

GPU는 코어가 수천~수만 개입니다. 대신 코어 하나는 단순합니다. 분기 예측 같은 복잡한 기능이 거의 없고, 그냥 시키는 계산만 빠르게 반복해요.

비유하자면 이렇습니다. CPU는 박사급 연구원 몇 명이고, GPU는 계산기를 든 사람 수천 명입니다. 복잡한 문제 하나를 푸는 건 연구원이 낫지만, 똑같은 덧셈 백만 개를 해야 한다면 계산기 부대가 압도적으로 빠릅니다.

AI 계산의 정체는 행렬 곱셈

그럼 AI 계산이 어느 쪽에 가까울까요.

신경망이 하는 일의 대부분은 행렬 곱셈입니다. 입력값에 가중치를 곱하고 더하는 작업의 반복이에요. 수학적으로는 고등학교에서 배우는 행렬 연산과 다르지 않습니다. 다만 크기가 어마어마할 뿐이에요.

여기서 중요한 성질이 하나 있습니다. 행렬 곱셈의 각 원소 계산은 서로 독립적입니다. 1행 1열의 값을 구하는 것과 2행 5열의 값을 구하는 것이 서로를 기다릴 필요가 없어요. 동시에 해도 됩니다.

이런 성질을 병렬성(parallelism) 이라고 부릅니다. 그리고 병렬성이 높은 작업이야말로 GPU가 가장 잘하는 일이에요. 수천 개 코어에 계산을 나눠주면 한 번에 처리됩니다.

CPU로 같은 일을 하면 코어 몇 개가 순차적으로 돌아가야 하니 훨씬 오래 걸립니다. 코어 하나가 아무리 똑똑해도 개수에서 밀리는 거죠.

SIMD — 하나의 명령, 수천 개의 데이터

GPU의 구조를 조금 더 들여다보면 SIMD(Single Instruction, Multiple Data) 라는 개념이 나옵니다. 이름 그대로 하나의 명령어로 여러 데이터를 동시에 처리하는 방식이에요.

"이 숫자들에 전부 2를 곱해라"는 명령 하나를 내리면, 수천 개 코어가 각자 다른 숫자를 붙잡고 동시에 2를 곱합니다. 명령어를 하나만 해석하면 되니 제어 회로에 드는 비용이 적고, 그만큼 연산 유닛을 더 많이 넣을 수 있어요.

CPU도 SIMD 기능이 있지만 규모가 다릅니다. GPU는 칩 면적의 대부분을 연산 유닛에 쏟아붓는 구조예요. 반면 CPU는 캐시와 제어 회로에 상당한 면적을 씁니다. 같은 실리콘 면적을 무엇에 쓸 것인가에 대한 설계 철학이 다른 겁니다.

그래픽에서 AI로 — 우연이 아니었다

GPU가 원래 하던 일을 생각해 보면 이 전환이 자연스럽습니다.

3D 게임 화면을 그리려면 수백만 개의 픽셀 각각에 대해 색과 밝기를 계산해야 합니다. 픽셀 하나의 계산은 옆 픽셀과 독립적이고, 계산 내용은 다 비슷해요. 대량의 독립적인 단순 연산 — AI 계산과 성질이 똑같습니다.

그래서 2000년대 후반부터 연구자들이 GPU를 그래픽 외 용도로 쓰기 시작했고, 이걸 GPGPU(General-Purpose GPU) 라고 부릅니다. 여기에 엔비디아가 CUDA라는 개발 환경을 제공하면서 생태계가 만들어졌어요. 지금 엔비디아의 위상이 하드웨어만이 아니라 이 소프트웨어 생태계에서 온다는 분석이 많은 이유입니다.

그럼 CPU는 이제 필요 없나?

아닙니다. GPU가 못 하는 일이 많아요.

조건 분기가 많은 작업에 약합니다. GPU 코어들은 같은 명령을 함께 실행하는 구조라, 데이터마다 다른 길로 가야 하는 상황에서는 효율이 급격히 떨어집니다.

순차적 의존성이 있는 작업도 마찬가지예요. 앞 계산 결과가 나와야 다음을 할 수 있으면 병렬화가 안 됩니다.

그리고 GPU는 스스로 동작하지 못합니다. 운영체제를 돌리고, 데이터를 준비해서 GPU에 넘겨주고, 결과를 받아 정리하는 일은 CPU가 합니다. 실제 AI 서버는 CPU와 GPU가 역할을 나눠 협업하는 구조예요.

정리

CPUGPU

코어 수	수십 개	수천~수만 개
코어 성격	복잡·똑똑함	단순·빠름
면적 배분	캐시·제어 회로 중심	연산 유닛 중심
강점	복잡한 순차 처리	대량 병렬 연산
AI 적합성	낮음	높음

핵심은 AI 계산이 "단순하지만 엄청나게 많은" 연산이고, GPU가 정확히 그 형태에 맞는 구조라는 점입니다. 우연히 맞아떨어진 게 아니라, 그래픽 처리와 AI 계산이 수학적으로 비슷한 성질을 갖고 있었던 거예요.

그런데 여기서 한 가지 의문이 남습니다. GPU 코어를 계속 늘리면 AI가 계속 빨라질까요? 실제로는 그렇지 않습니다. 연산 성능을 아무리 올려도 넘지 못하는 벽이 따로 있어요. 그 이야기는 다음 글에서 다루겠습니다.

더 읽어보기

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[Series 3: 반도체 공정 심화] 10강 (마지막): 수율과 통계 — 반도체 산업의 진짜 승부처

게이트올어라운드 — Fri, 4 Sep 2026 23:07:17 +0900

드디어 Series 3의 마지막 강의입니다. 1강에서 이런 계산을 던져두고 "10강에서 제대로 다루겠다"고 했었죠.

스텝당 성공률 99.9% × 1,000 스텝 = 0.999¹⁰⁰⁰ ≈ 37%

오늘 그 이야기를 합니다. 그리고 미리 말씀드리면, 이 강의가 시리즈 전체에서 가장 "물리답지 않은" 강의가 될 거예요. 오늘 나오는 건 밴드 다이어그램이 아니라 확률 분포입니다.

솔직히 저는 이 주제를 공부하면서 반도체 산업을 보는 눈이 한 번 더 바뀌었어요. 학부 때는 "좋은 소자를 설계하는 게 실력"이라고 생각했고, 공정을 배우면서 "잘 만드는 게 실력"으로 바뀌었는데, 수율을 알고 나니 "통계를 관리하는 게 실력" 이더라고요. TSMC와 다른 회사의 격차가 기술 격차라기보다 수율 격차라는 말이 왜 나오는지, 오늘 강의로 감이 잡히실 겁니다.

1. 수율이란 무엇인가 — 세 가지 층위

먼저 용어를 정리할게요. 업계에서 "수율"이라고 부르는 것에는 층위가 있습니다.

라인 수율(Line Yield) : 팹에 투입된 웨이퍼 중 공정을 무사히 완주한 비율. 장비 사고, 취급 중 파손, 심각한 공정 사고로 웨이퍼가 통째로 폐기되는 경우를 반영합니다. 보통 매우 높아요(99% 이상).

다이 수율(Die Yield) : 완성된 웨이퍼 위의 칩들 중 정상 동작하는 비율. 우리가 보통 "수율"이라고 부르는 게 이겁니다. 결함 밀도와 칩 크기가 결정해요.

최종 수율(Final Test Yield) : 패키징까지 마친 후 최종 테스트를 통과한 비율. 9강에서 본 조립 과정의 손실이 여기 반영됩니다.

이 셋을 곱한 게 전체 수율이에요. 그리고 오늘 집중할 건 두 번째, 다이 수율입니다. 여기에 가장 흥미로운 수학이 있거든요.

2. 결함 밀도와 칩 크기 — 수율의 지배 법칙

9강에서 칩렛 이야기하며 살짝 다뤘던 내용을 제대로 정리할게요.

웨이퍼 위에 결함(defect)이 무작위로 흩어져 있다고 가정합시다. 단위 면적당 결함 개수를 결함 밀도 D₀라고 하고, 칩 면적을 A라고 하면, 칩 하나가 평균적으로 만나는 결함 수는 D₀ × A 입니다.

결함이 완전히 무작위(포아송 분포)라면, 결함이 하나도 없을 확률은 이렇게 됩니다.

Y = e^(−D₀·A) (포아송 모델)

여기서 즉시 보이는 게 있어요. 칩 면적이 지수의 어깨에 올라가 있습니다. 면적이 2배가 되면 수율이 제곱으로 떨어져요. 이게 큰 칩이 불리한 근본 이유입니다.

숫자를 넣어볼게요. D₀ = 0.1 defects/cm²라고 하면,

칩 면적 1 cm² → Y = e^(−0.1) ≈ 90%
칩 면적 4 cm² → Y = e^(−0.4) ≈ 67%
칩 면적 8 cm² → Y = e^(−0.8) ≈ 45%

고성능 GPU 다이가 800mm²(8cm²) 수준인데, 이 계산이 왜 칩렛으로 가는지 설명해 줍니다.

다만 실제로는 포아송 모델이 너무 비관적입니다. 결함이 진짜 무작위가 아니라 뭉쳐서 분포하는 경향이 있거든요(클러스터링). 웨이퍼 가장자리나 특정 장비를 거친 구간에 결함이 몰리는 식이에요. 그래서 실무에서는 머피(Murphy) 모델이나 음이항 모델을 씁니다.

Y = (1 + D₀·A/α)^(−α) (음이항 모델, α는 클러스터링 계수)

α가 작을수록 결함이 뭉쳐 있다는 뜻이고, 뭉쳐 있을수록 실제 수율은 포아송 예측보다 높게 나옵니다. 결함이 한 칩에 몰려 있으면 그 칩 하나만 죽고 나머지는 살거든요.

여기서 짚어둘 점 하나. 이 모델들은 결함이 치명적(killer defect) 일 때만 적용됩니다. 모든 파티클이 칩을 죽이는 건 아니에요. 회로가 없는 빈 공간에 앉은 먼지는 무해합니다. 그래서 실무에서는 결함 크기와 위치, 패턴 밀도를 함께 봐서 치명 확률(kill ratio) 을 계산해요.

3. 수율 손실의 두 얼굴 — 랜덤 vs 계통적

수율 손실은 원인에 따라 두 종류로 나뉘고, 대응 방법이 완전히 다릅니다.

랜덤 결함(Random Defect) : 파티클, 무작위 오염 같은 우연한 요인. 위 모델들이 다루는 게 이거예요. 대응은 청정도 관리, 즉 2강에서 본 세정과 파티클 제어입니다. 웨이퍼 맵으로 보면 결함이 흩어져 있어요.

계통적 결함(Systematic Defect) : 설계와 공정의 상호작용에서 오는 구조적 문제. 특정 패턴이나 특정 레이아웃에서 반복적으로 발생합니다. 예를 들어 어떤 배선 간격에서 항상 단락이 나거나, 특정 위치의 비아가 잘 안 뚫리는 식이에요. 웨이퍼 맵에서 같은 위치에 반복적으로 나타나는 게 특징입니다.

신규 공정 초기에는 계통적 결함이 지배적입니다. 설계 규칙이 아직 공정 현실에 맞춰지지 않았거든요. 이걸 잡아내고 고치는 과정이 수율 러닝(yield learning) 이고, 이게 얼마나 빠르냐가 회사의 핵심 경쟁력입니다.

Series 2 9강에서 삼성 3nm GAA의 초기 수율 이야기를 했었죠. 신공정 수율이 낮다는 건 기술이 안 된다는 뜻이 아니라, 계통적 결함을 아직 다 찾아내지 못했다는 의미에 가까워요. 그리고 이걸 찾으려면 웨이퍼를 많이 돌려봐야 하는데, 대량 고객이 있어야 웨이퍼를 많이 돌립니다. 여기서 악순환/선순환이 생겨요. 수율이 좋아야 고객이 오고, 고객이 와야 수율이 좋아집니다. TSMC의 해자가 단순 기술력이 아니라 이 순환 구조에 있다는 분석이 나오는 이유예요.

4. 통계적 공정 관리 — 6시그마의 진짜 의미

이제 개별 결함이 아니라 공정 산포를 봅시다. 결함이 없어도 칩이 죽을 수 있어요. 치수나 특성이 규격을 벗어나면요.

모든 공정에는 산포가 있습니다. 목표 두께 10nm로 증착해도 실제로는 9.8, 10.1, 10.05... 이렇게 흩어져요. 이 산포가 정규분포를 따른다고 보고, 평균 μ와 표준편차 σ로 관리합니다.

공정능력지수 Cp, Cpk 라는 지표가 여기서 나와요.

Cp = (USL − LSL) / (6σ) — 규격 폭이 산포 폭의 몇 배인가
Cpk = min[(USL − μ), (μ − LSL)] / (3σ) — 중심이 치우친 것까지 반영

Cp는 산포의 크기만 보고, Cpk는 평균이 규격 중심에서 벗어난 것까지 벌점으로 반영합니다. 산포가 아무리 작아도 중심이 한쪽으로 쏠려 있으면 불량이 나니까요.

6시그마라는 말이 여기서 나옵니다. 규격 한계가 평균에서 6σ 떨어져 있으면, 이론적으로 불량률이 10억분의 2 수준이에요. 실무에서는 장기적으로 평균이 1.5σ 정도 이동한다고 보정해서 백만 개당 3.4개(3.4 DPMO) 를 6시그마 수준이라고 부릅니다.

여기서 1강의 곱셈이 다시 등장해요. 스텝이 1,000개인데 각 스텝이 3시그마 수준(불량률 0.27%)이면 전체 수율은 처참합니다. 반도체가 6시그마를 요구하는 게 과잉이 아니라 산술적 필연인 거예요.

그리고 관리 대상이 되는 항목들을 보면 감이 옵니다. 선폭(CD), 오버레이, 막 두께, 저항, 문턱 전압... 각각을 웨이퍼 안(within-wafer), 웨이퍼 간(wafer-to-wafer), 로트 간(lot-to-lot), 장비 간(tool-to-tool)으로 나눠서 산포를 추적합니다. 어느 축의 산포가 큰지 알아야 원인을 찾을 수 있거든요.

5. 수율을 만드는 시스템 — 계측, APC, 데이터

수율은 좋은 장비를 사면 나오는 게 아니라, 시스템으로 만듭니다. 몇 가지 축을 소개할게요.

계측과 검사(Metrology & Inspection) : 1강에서 "팹은 만드는 시간만큼 재는 데 시간을 쓴다"고 했죠. 각 스텝 후 두께, CD, 오버레이를 측정하고, 광학·전자빔 검사로 결함을 찾습니다. 문제를 3개월 뒤 완성품에서 발견하면 그 사이 흘러간 웨이퍼가 전부 손실이니까요.

APC(Advanced Process Control) : 측정 결과를 다음 웨이퍼 공정 조건에 되먹임합니다. 이번 로트에서 막이 0.2nm 두껍게 나왔으면 다음 로트의 증착 시간을 미세 조정하는 식이에요. R2R(Run-to-Run) 제어라고 부릅니다. 그리고 앞 공정에서 생긴 오차를 뒤 공정에서 보상하는 피드포워드 제어도 씁니다.

결함 분류와 원인 추적 : 검사에서 나온 결함 이미지를 자동 분류(ADC)하고, 어느 장비를 거친 웨이퍼에서 특정 결함이 많은지 통계적으로 추적합니다. 장비 하나가 이상을 일으키면 그 장비를 거친 로트들에서 공통 패턴이 나타나거든요.

테스트와 리페어 : 완성된 웨이퍼는 전기적 테스트를 받습니다. 그런데 메모리는 특별해요. 여분의 행과 열(redundancy)을 미리 넣어두고, 불량 셀이 발견되면 퓨즈를 끊어 여분으로 대체합니다. 불량 칩을 살려내는 거예요. DRAM과 NAND의 실효 수율이 로직보다 높게 유지되는 큰 이유입니다. 반면 로직 칩은 이런 구제가 어려워서, 대신 비닝(binning) 을 씁니다. 코어 하나가 불량이면 그 코어를 비활성화하고 하위 등급 제품으로 파는 거예요. CPU 라인업의 등급 차이가 상당 부분 여기서 나옵니다.

6. 냉정하게 볼 부분 — 수율은 왜 공개되지 않는가

마지막으로 균형을 위해 몇 가지 짚을게요.

수율 숫자는 거의 공개되지 않습니다. 기업의 핵심 기밀이라 공식 발표가 드물어요. 언론에 나오는 "X사 수율 몇 %" 같은 보도는 대부분 업계 관계자 인용이나 추정치입니다. 정의도 회사마다 달라요(어느 단계 수율인지, 어떤 제품 기준인지). 그래서 이런 숫자를 볼 때는 출처와 정의를 확인하는 게 좋고, 회사 간 단순 비교는 조심해야 합니다.

수율이 전부는 아닙니다. 수율이 낮아도 판매가가 높으면 사업이 됩니다. 반대로 수율이 높아도 원가가 비싸면 의미가 없어요. 실제 경영 판단은 수율이 아니라 양품 하나당 원가(cost per good die) 로 이루어집니다. 수율 5% 향상보다 사이클 타임 단축이 더 이득인 경우도 있어요.

신공정 초기 수율은 원래 낮습니다. 이건 정상이에요. 문제는 수율이 얼마나 빠르게 올라가느냐(ramp-up 속도)입니다. 초기 수율 숫자 하나로 "실패했다"고 판단하는 보도는 대체로 성급합니다. 반대로 "곧 개선된다"는 낙관도 근거가 필요하고요.

오늘 강의 핵심 정리

개념내용

수율의 층위	라인 수율 × 다이 수율 × 최종 테스트 수율
포아송 모델	Y = e^(−D₀A), 칩 면적이 지수에 — 큰 칩이 치명적으로 불리
음이항 모델	결함 클러스터링 반영, 실제와 더 잘 맞음
랜덤 vs 계통적	청정도 관리 vs 설계-공정 상호작용 해결
수율 러닝	계통적 결함을 찾아 고치는 속도 = 핵심 경쟁력
Cp / Cpk	공정 산포 대비 규격 여유, 중심 이탈 반영
6시그마	3.4 DPMO — 스텝 수를 감안하면 과잉이 아니라 필연
APC	측정 결과를 다음 공정 조건에 되먹임 (R2R)
리페어 / 비닝	메모리는 여분 셀로 구제, 로직은 등급 분류로 활용

Series 3를 마치며

10강이 끝났습니다. 돌아보면 이런 여정이었어요.

1강에서 공정의 지도를 그리고, 2강 산화·세정으로 실리콘이 이긴 이유를 봤고, 3~4강에서 빛의 한계를 우회하는 노광의 세계를, 5강에서 깎고 6강에서 심고 7강에서 쌓는 기술을 다뤘습니다. 8강에서 배선이 병목이 된 시대를, 9강에서 그 대응으로 등장한 패키징을, 그리고 오늘 이 모든 것이 결국 수율이라는 숫자로 수렴한다는 걸 봤어요.

이 시리즈를 쓰면서 반복해서 마주친 패턴이 하나 있습니다. 문제를 정면으로 푸는 대신 우회하는 방식으로 발전해 왔다는 거예요. 구리를 못 깎으니 절연막을 깎았고(다마신), 깊은 구멍에 골고루 못 뿌리니 한 층만 쌓이게 만들었고(ALD), 노광 한계를 못 넘으니 나눠 그렸고(멀티패터닝), 도핑 변동을 못 잡으니 도핑 없는 구조로 갔고(FinFET), 칩을 더 못 줄이니 칩들을 가깝게 붙였습니다(패키징).

공학이 물리학과 다른 지점이 여기라고 생각해요. 물리는 "왜 그런가"를 묻지만, 공학은 "그럼 어떻게 할까"를 묻습니다. 그리고 반도체 공정은 그 질문에 60년간 답해온 기록이에요.

이것으로 세 개의 시리즈가 모두 끝났습니다. Series 1에서 반도체가 무엇인지, Series 2에서 MOSFET을 깊이, Series 3에서 그것이 어떻게 만들어지는지를 다뤘어요. 총 30강 동안 함께해 주셔서 감사합니다.

[Series 3: 반도체 공정 심화] 9강: 패키징 — 후공정이 최전선이 된 이유

게이트올어라운드 — Sun, 30 Aug 2026 17:13:49 +0900

8강 마지막에 이런 말을 남겼어요.

"칩을 어떻게 더 작게 만들까"에서 "칩들을 어떻게 더 가깝게 붙일까"로.

오늘 그 이야기입니다.

먼저 솔직히 고백하면, 저는 학부 때 패키징을 거의 공부하지 않았어요. 커리큘럼에서도 마지막 주에 한 시간 정도 다루고 끝났고, "칩을 플라스틱으로 감싸고 다리를 붙이는 조립 공정" 정도로 이해했습니다. 실제로 오랫동안 업계에서도 후공정은 저부가가치 영역으로 취급됐어요. 전공정은 선진국이 하고 후공정은 인건비 싼 곳에서 한다는 인식이 있었습니다.

그런데 지금은 완전히 달라졌습니다. 엔비디아 GPU의 가격과 공급을 결정하는 병목이 TSMC의 CoWoS 패키징 capacity이고, SK하이닉스가 HBM으로 메모리 시장 판도를 뒤집었어요. 최신 반도체 뉴스의 상당수가 사실 패키징 이야기입니다. 오늘은 왜 이런 역전이 일어났는지를 봅니다.

1. 패키징의 원래 역할

역전 이야기를 하기 전에, 패키징이 원래 무슨 일을 하는지부터 정리할게요. 네 가지 역할이 있습니다.

전기적 연결 : 칩의 미세한 패드(수십 μm)를 기판이나 보드의 큰 배선(수백 μm~mm)에 연결합니다. 스케일이 100배 이상 차이 나는 두 세계를 이어주는 변환 역할이에요.

기계적 보호 : 실리콘 다이는 얇고 잘 깨집니다. 습기와 충격, 오염으로부터 보호해야 해요.

열 방출 : 칩에서 나온 열을 밖으로 빼냅니다. 고성능 칩일수록 이 역할이 중요해져요.

전력 공급 : 안정적으로 전류를 공급하고, 순간적인 전류 변동에 의한 전압 흔들림을 억제합니다.

전통적인 방식은 와이어 본딩(wire bonding) 이었어요. 칩을 리드프레임에 붙이고, 금이나 구리 가는 선으로 칩 패드와 리드를 하나씩 이어주는 방식입니다. 저렴하고 검증된 기술이라 지금도 많은 제품에 쓰여요.

한계는 명확합니다. 칩 가장자리에만 패드를 배치할 수 있어서 연결 개수가 둘레에 제한됩니다. 그리고 와이어가 수 mm 길이라 인덕턴스가 커서 고주파 특성이 나빠요.

그래서 나온 게 플립칩(flip chip) 입니다. 칩을 뒤집어서(flip) 칩 표면 전체에 범프(bump, 작은 솔더 볼)를 배열하고 기판에 직접 붙이는 방식이에요. 칩 면적 전체를 쓸 수 있으니 연결 개수가 수천 개까지 늘고, 연결 길이가 짧아 전기 특성도 좋습니다. 고성능 칩의 표준이 됐어요.

2. 역전의 배경 — 세 가지 압력

패키징이 최전선으로 올라온 데는 세 가지 압력이 겹쳤습니다.

첫째, 8강에서 본 배선 문제.

칩 안에서 신호가 멀리 갈수록 RC 지연이 심해집니다. 그럼 칩을 크게 만들면 만들수록 불리해요. 그런데 성능을 위해서는 트랜지스터가 더 많이 필요합니다. 이 모순의 해법 중 하나가 "큰 칩 하나 대신 작은 칩 여럿을 가깝게 배치"입니다.

둘째, 수율의 경제학.

1강에서 본 수율 곱셈을 떠올려 보세요. 웨이퍼에 결함이 무작위로 분포한다면, 칩이 클수록 결함을 만날 확률이 높아집니다. 면적이 2배면 불량률도 대략 2배예요. 800mm²짜리 거대 칩의 수율은 처참합니다. 그런데 같은 회로를 200mm² 칩 4개로 나누면, 불량 칩만 버리고 좋은 것만 골라 조합할 수 있어요. 칩렛(chiplet) 의 경제적 근거가 이겁니다.

셋째, 메모리 대역폭 병목.

이게 AI 시대에 가장 커진 압력이에요. GPU는 계산 능력이 폭발적으로 늘었는데, 메모리에서 데이터를 가져오는 속도가 못 따라갑니다. 1차 시리즈 10강에서 언급한 폰 노이만 병목의 현대판이죠. 기존 DDR 메모리는 보드 위 먼 거리를 좁은 배선으로 연결하니 대역폭에 한계가 있어요. 이 문제의 답이 HBM입니다.

3. HBM — 메모리를 쌓아서 옆에 붙이다

HBM(High Bandwidth Memory) 은 이름 그대로 대역폭에 특화된 메모리입니다. 발상이 단순해요. DRAM 다이를 수직으로 쌓고, 프로세서 바로 옆에 붙인다.

여기서 핵심 기술이 TSV(Through-Silicon Via, 실리콘 관통 전극) 입니다. 실리콘 다이를 수직으로 관통하는 구멍을 뚫고 금속으로 채워서, 위아래 다이를 직접 연결하는 거예요. 5강에서 배운 HAR 식각이 여기서도 쓰입니다. 종횡비가 큰 구멍을 뚫고, 7강의 배리어와 8강의 전기도금으로 채웁니다. 전공정 기술이 그대로 후공정에 들어온 셈이에요.

HBM의 이점을 숫자로 보면 인상적입니다. 기존 DDR은 칩당 데이터 통로(I/O)가 수십 개 수준인데, HBM은 1024개 이상이에요. 통로 하나하나의 속도는 오히려 느리지만, 폭이 압도적으로 넓어서 총 대역폭이 몇 배 이상 높습니다. 게다가 거리가 짧아 신호 구동에 드는 전력도 적어요. 비트당 에너지 효율이 좋습니다.

대가는 있습니다. 제조가 어렵고 비쌉니다. 다이를 8~12층 쌓으면서 수천 개의 TSV를 정확히 정렬해야 하고, 한 층이라도 불량이면 전체가 불량이에요. 8강에서 CFET 얘기할 때 말한 그 곱셈 문제가 여기서도 나옵니다. 그리고 쌓인 다이 안쪽의 열을 빼내기가 어려워요.

최근에는 다이를 붙이는 방식도 진화하고 있습니다. 기존에는 마이크로 범프(작은 솔더 볼)로 연결했는데, 이 범프의 크기와 간격에 한계가 있어요. 그래서 범프 없이 구리 패드끼리 직접 접합하는 하이브리드 본딩(hybrid bonding) 이 도입되고 있습니다. 연결 밀도가 크게 올라가고 열 저항도 낮아지지만, 접합면의 청결도와 평탄도 요구가 극단적이라 난이도가 높아요.

4. 2.5D와 3D — 붙이는 방식의 분류

패키징 구조를 이야기할 때 나오는 용어들을 정리하고 갈게요.

2D : 전통적 방식. 칩들이 기판 위에 나란히 놓이고 기판 배선으로 연결됩니다. 거리가 멀어요.

2.5D : 칩들 사이에 인터포저(interposer) 라는 중간 기판을 둡니다. 인터포저는 보통 실리콘으로 만들어져서, 일반 패키지 기판보다 훨씬 미세한 배선을 넣을 수 있어요. 칩들이 이 위에 나란히 올라가고 인터포저 배선으로 촘촘하게 연결됩니다. TSMC의 CoWoS(Chip on Wafer on Substrate) 가 대표적이고, 엔비디아 GPU + HBM 조합이 이 방식이에요. 요즘 "CoWoS 부족"이라는 뉴스가 나오는 이유입니다.

3D : 칩을 수직으로 쌓습니다. TSV나 하이브리드 본딩으로 위아래를 직접 연결해요. 거리가 가장 짧고 밀도가 가장 높지만, 열 문제가 가장 심각합니다. 위아래로 열이 갇히거든요. HBM 내부의 DRAM 적층이 3D이고, 최근에는 로직 다이끼리 쌓는 시도(TSMC SoIC, AMD의 3D V-Cache 등)도 제품화됐습니다.

여기서 짚어둘 점 하나. 3D가 항상 2.5D보다 좋은 게 아닙니다. 발열이 큰 로직끼리 쌓으면 열을 못 빼서 성능을 제한해야 해요. 그래서 실제로는 "열이 적은 것 위에 열이 많은 것" 같은 조합을 고민하거나, 애초에 2.5D로 옆에 배치하는 선택을 합니다. 구조 선택은 성능·발열·비용·수율의 종합 판단이에요.

5. 칩렛 — 큰 칩을 나누는 전략

칩렛(chiplet) 은 하나의 큰 칩을 기능별로 나눈 작은 칩들을 말합니다. CPU 코어, I/O, 메모리 컨트롤러, 가속기를 따로 만들어 패키지 안에서 조합하는 거예요.

이점이 여러 가지입니다.

수율 : 앞서 말한 대로 작은 칩이 수율이 좋습니다. 불량품을 버리는 손실도 작아요.

공정 최적화 : 모든 회로가 최신 공정을 필요로 하지는 않습니다. CPU 코어는 3nm로 만들되, I/O 회로는 7nm나 그 이상의 성숙 공정으로 만들면 비용을 크게 줄일 수 있어요. Series 2 9강에서 "최첨단 공정은 비싸고 대부분의 칩은 성숙 공정에서 만들어진다"고 했는데, 칩렛은 이 둘을 한 패키지 안에서 섞는 방법입니다. 아날로그·RF 회로는 미세화 이득이 적으니 특히 그래요.

재사용과 조합 : 같은 I/O 칩렛을 여러 제품에 재사용하거나, 코어 개수만 바꿔 제품 라인업을 만들 수 있습니다. AMD가 이 전략으로 큰 성과를 냈어요.

칩렛의 경재학

물론 대가도 있습니다. 칩렛 사이를 오가는 신호는 칩 내부보다 느리고 전력을 더 씁니다. 그래서 자주 통신하는 블록끼리는 같은 칩렛에 두는 분할 설계가 중요해요. 그리고 여러 회사의 칩렛을 섞으려면 표준 인터페이스가 필요한데, UCIe 같은 표준화 작업이 진행 중이지만 아직 생태계가 완전히 성숙하지는 않았습니다.

6. 냉정하게 볼 부분 — 패키징의 병목과 한계

여기까지 보면 패키징이 만능 해법처럼 보이는데, 균형을 위해 어려운 부분도 짚을게요.

열이 가장 큰 벽입니다. 칩을 가깝게 붙이고 쌓을수록 단위 부피당 발열 밀도가 올라갑니다. 그런데 열을 빼낼 경로는 오히려 좁아져요. 3D 적층에서 아래층 칩의 열은 위층을 통과해야 밖으로 나갑니다. 현재 고성능 AI 가속기들이 액체 냉각으로 가는 이유가 이겁니다. 패키징 기술의 발전 속도를 냉각 기술이 못 따라가고 있어요.

수율이 곱으로 누적됩니다. 좋은 칩 여러 개를 조합하는데, 조합 과정에서 하나라도 잘못되면 그 안의 모든 칩을 버려야 합니다. 100만 원짜리 GPU 다이와 HBM 여러 개를 붙이다 실패하면 손실이 큽니다. 그래서 KGD(Known Good Die, 검증된 양품 다이) 확보와 조립 수율 관리가 핵심 역량이에요.

응력과 신뢰성. 서로 다른 재료(실리콘, 몰딩재, 기판, 솔더)의 열팽창계수가 달라서, 온도가 오르내릴 때 계면에 응력이 쌓입니다. 8강에서 본 low-k 절연막은 기계적으로 약해서 이 응력에 균열이 가기도 해요. 전공정에서 잘 만든 칩이 패키징 응력으로 망가지는 겁니다.

capacity가 진짜 병목입니다. 기술적 난이도와 별개로, 첨단 패키징 라인을 짓는 데 시간과 돈이 듭니다. AI 수요가 폭증했을 때 GPU 공급을 제한한 게 웨이퍼가 아니라 CoWoS 라인이었어요. 이건 기술 문제라기보다 설비 투자와 공급망 문제입니다.

오늘 강의 핵심 정리

개념내용

패키징의 역할	전기 연결, 기계 보호, 열 방출, 전력 공급
와이어 본딩 → 플립칩	가장자리 연결 → 면 전체 연결, 개수·전기특성 개선
역전의 배경	① 배선 RC 문제 ② 큰 칩의 수율 붕괴 ③ 메모리 대역폭 병목
TSV	실리콘 관통 전극, HAR 식각+도금으로 다이 수직 연결
HBM	DRAM 적층 + 광폭 I/O(1024+)로 대역폭·전력효율 확보
2.5D	실리콘 인터포저 위에 칩들 나란히 (CoWoS)
3D	칩 수직 적층, 최단 거리·최고 밀도, 열이 최대 난제
칩렛	기능별 분할로 수율 개선 + 공정 혼합 최적화
하이브리드 본딩	범프 없는 구리 직접 접합, 밀도·열저항 개선
한계	발열, 조립 수율 곱셈, 열팽창 응력, capacity 부족

마치며 — 10강 예고

오늘 강의의 메시지는 이겁니다. 반도체 경쟁의 무게중심이 "얼마나 작게 만드느냐"에서 "얼마나 잘 조합하느냐"로 이동했다. 미세화가 물리적·경제적 한계에 부딪히면서, 성능 향상의 상당 부분을 패키징이 떠맡게 됐어요. 후공정이 최전선이 된 게 아니라, 전선이 후공정 쪽으로 이동한 겁니다.

드디어 10강, Series 3의 마지막 강의입니다. 주제는 수율과 통계예요. 1강에서 0.999¹⁰⁰⁰ ≈ 37%라는 계산을 던져두고 "10강에서 제대로 다루겠다"고 했던 그 이야기입니다. 반도체 산업에서 기술력이 결국 수율이라는 숫자로 수렴하는 이유, 결함이 무작위로 분포할 때 칩 크기가 수율에 미치는 영향, 그리고 통계적 공정 관리가 왜 반도체 회사의 진짜 경쟁력인지를 다루면서 시리즈를 마무리하겠습니다.

[Series 3: 반도체 공정 심화] 8강: BEOL — 배선이 병목이 된 시대

게이트올어라운드 — Mon, 24 Aug 2026 23:05:55 +0900

1강에서 이런 말을 했어요. "최신 공정에서는 BEOL이 FEOL만큼, 어쩌면 그 이상으로 어렵다." 오늘 그 복선을 회수할 차례입니다.

솔직히 배선은 매력적인 주제가 아니에요. 트랜지스터는 양자역학이 나오고 밴드 다이어그램이 나오는데, 배선은 그냥 전선이잖아요. 저도 처음엔 그렇게 생각했습니다. 그런데 숫자 하나를 보고 생각이 바뀌었어요. 최신 칩의 배선을 전부 이어 붙이면 길이가 수십 km입니다. 손톱만 한 칩 안에 수십 km의 전선이 15층으로 접혀 들어가 있는 거예요. 그리고 지금 칩 성능의 발목을 잡는 건 트랜지스터가 아니라 이 전선들입니다.

1. 왜 배선이 문제가 되었나 — 스케일링의 비대칭

이게 오늘 강의의 출발점입니다. 트랜지스터와 배선은 작아질 때 정반대로 반응해요.

트랜지스터는 작아지면 좋아집니다. Series 2 6강에서 봤듯 채널이 짧아지면 fT가 L²에 반비례해서 급격히 올라가요. 게이트 커패시턴스도 줄어들고 스위칭이 빨라집니다.

배선은 작아지면 나빠집니다. 단면적이 줄면 저항이 커지고(R = ρL/A), 선 간격이 좁아지면 이웃 배선과의 커패시턴스가 커져요. 신호 지연은 대략 RC에 비례하니, 저항과 커패시턴스가 동시에 커지면 지연이 급증합니다.

숫자로 보면 이래요. 게이트 지연은 세대마다 30%씩 줄어드는데, 같은 길이 배선의 RC 지연은 오히려 늘어납니다. 어느 시점부터 전체 지연에서 배선이 차지하는 비중이 트랜지스터를 넘어섰어요. 0.25μm 세대 무렵부터 이 역전이 일어났고, 지금은 배선 지연이 지배적입니다.

그래서 칩 설계에서 "이 회로 빠르게 만들어 주세요"라는 요구의 상당 부분이 실제로는 배선 문제 해결이에요. 회로가 느린 게 트랜지스터가 느려서가 아니라 신호가 지나갈 길이 멀고 좁아서인 겁니다.

2. 알루미늄에서 구리로 — 그리고 공정을 뒤집다

1990년대까지 배선은 알루미늄이었습니다. 이유가 있어요. 알루미늄은 증착하기 쉽고(PVD로 간단히), 식각하기 쉽고(염소계 가스로 잘 깎임), 실리콘과 접합 특성이 좋습니다.

그런데 저항률이 아쉬웠어요. 알루미늄 2.65 μΩ·cm 대 구리 1.68 μΩ·cm. 구리가 약 40% 낮습니다. 게다가 Series 2 7강에서 배운 일렉트로마이그레이션 내성도 구리가 훨씬 좋아요. 알루미늄 배선이 전류 밀도 한계에 부딪히고 있었거든요.

그럼 진작 구리를 쓰지 그랬냐고요? 구리는 식각이 안 됩니다. 정확히는, 구리의 할로겐 화합물이 휘발성이 낮아서 5강에서 배운 플라즈마 식각으로 깎아낼 수가 없어요. 반응은 일어나는데 부산물이 표면에 눌어붙어서 진행이 멈춥니다.

여기서 IBM이 1997년에 내놓은 해법이 다마신(Damascene) 공정이에요. 이름이 시리아 다마스쿠스의 금속 상감 세공에서 왔습니다. 홈을 파고 금속을 채워 넣는 그 기법이요. 발상이 이렇습니다.

기존 방식(알루미늄) : 금속을 전면 증착 → 노광 → 금속을 식각해서 배선 모양만 남김 → 사이를 절연막으로 채움

다마신 방식(구리) : 절연막을 먼저 깔고 → 노광 → 절연막을 식각해서 배선 모양의 홈을 팜 → 구리로 채움 → 넘친 구리를 CMP로 깎아냄

금속을 깎는 대신 절연막을 깎는다. 구리를 식각할 수 없다는 문제를 "구리를 식각하지 않는 공정"으로 우회한 거예요. 4강, 6강, 7강에서 계속 본 그 패턴입니다.

여기서 한 단계 더 나간 게 듀얼 다마신(Dual Damascene) 입니다. 배선(trench)과 층간 연결통로(via)를 각각 채우면 공정이 두 배가 되니까, 비아 홀과 배선 홈을 미리 다 파놓고 한 번에 구리로 채우는 방식이에요. 공정 스텝을 줄이고 비아-배선 계면이 없어져 신뢰성도 좋아집니다. 현대 BEOL의 표준이에요.

구리를 채우는 방법도 특이합니다. PVD로는 7강에서 본 대로 오버행이 생겨 홈을 못 채워요. 그래서 전기도금(electroplating) 을 씁니다. 얇은 구리 씨드층을 PVD로 깔고, 황산구리 용액에서 전기를 흘려 구리를 자라게 하는 거예요. 반도체 팹에서 전기도금이라니 좀 의외죠. 그런데 첨가제 화학을 조절하면 홈 바닥부터 위로 채워 올라가는 상향 성장(bottom-up fill) 이 가능해서, 보이드 없이 완벽하게 채울 수 있습니다.

3. 배리어 메탈 — 구리를 가둬야 한다

구리에는 또 하나의 큰 문제가 있어요. 구리가 실리콘과 산화막 안으로 빠르게 확산합니다. 그리고 실리콘에 들어간 구리는 깊은 준위 트랩을 만들어서 소자를 죽입니다. 캐리어 수명을 망가뜨리고 누설을 폭증시켜요.

그래서 구리 배선 주위를 배리어 메탈(barrier metal) 로 완전히 감싸야 합니다. TaN/Ta 이중층이 대표적이에요. TaN이 확산을 막고, Ta가 구리와의 밀착성을 담당합니다. 최근에는 ALD로 이 배리어를 증착해요. 7강에서 본 그 ALD입니다.

문제는 여기서 시작됩니다. 배선이 가늘어져도 배리어는 일정 두께 이하로 못 줄여요. 너무 얇으면 확산을 못 막으니까요. 그러면 어떤 일이 벌어질까요?

배선 폭이 100nm일 때 배리어 3nm는 전체 단면적의 12% 정도입니다. 그런데 배선 폭이 20nm가 되면 같은 3nm 배리어가 단면적의 절반 가까이를 차지해요. 실제로 전류가 흐르는 구리 단면적이 급격히 줄어듭니다. 배선을 가늘게 만들었더니 그 안의 구리는 더 심하게 가늘어지는 거예요.

이게 최근 배선 저항이 폭증하는 주요 원인 중 하나이고, 그래서 배리어가 필요 없거나 얇아도 되는 대체 금속(루테늄, 코발트, 몰리브덴)이 연구되고 있습니다. 저항률 자체는 구리보다 높지만, 배리어를 줄여 구리 단면적을 확보하는 게 유리한 지점이 오기 때문이에요. 순수 물성보다 실효 저항이 중요하다는 관점의 전환입니다.

4. 미세화가 저항을 비선형으로 올리는 이유

배선 저항이 단순히 R = ρL/A 로 계산되지 않는다는 게 오늘의 중요한 포인트입니다. 배선이 가늘어지면 저항률 ρ 자체가 커져요.

이유는 전자의 산란 때문입니다. 금속에서 전자는 격자 진동에 산란되며 이동하는데, 배선이 전자의 평균자유행로(mean free path) 보다 가늘어지면 새로운 산란 경로가 지배적이 됩니다. 구리의 실온 평균자유행로가 약 40nm인데, 현대 배선 폭은 이미 그보다 가늘어요.

표면 산란(surface scattering) : 전자가 배선 표면에 부딪혀 산란합니다. 배선이 가늘수록 표면에 부딪힐 확률이 올라가요.

결정립계 산란(grain boundary scattering) : 배선이 가늘면 그 안에 들어갈 수 있는 결정립도 작아집니다. 결정립계는 전자 산란 지점이라 저항이 커져요.

이 두 효과를 합친 모델이 있는데, 결론만 말하면 배선 폭이 20nm 이하로 가면 실효 저항률이 벌크 값의 2~3배 이상으로 올라갑니다. 단면적이 줄어서 저항이 커지는 것에 더해, 저항률까지 오르니 이중으로 나빠지는 거예요.

여기에 앞서 본 배리어 문제까지 겹칩니다. 단면적 감소 × 저항률 증가 × 배리어 잠식 — 이 세 가지가 곱해져서 최신 공정의 배선 저항이 폭증하고 있어요. 트랜지스터는 계속 좋아지는데 배선이 발목을 잡는 구조가 여기서 나옵니다.

5. 커패시턴스와 low-k — 절연막의 싸움

RC 지연의 나머지 절반인 C도 봅시다. 배선 사이의 커패시턴스는 대략 이렇게 표현돼요.

C ∝ ε · (면적) / (거리)

배선 간격이 좁아지면 C가 커집니다. 이걸 줄이려면 유전율 ε를 낮춰야 해요. 그래서 등장한 게 low-k 유전체입니다.

기존 SiO₂의 유전율이 약 3.9인데, SiOC(탄소를 첨가한 산화막)로 2.7~3.0까지 낮췄어요. 더 낮추려면 막에 기공(pore) 을 넣습니다. 공기의 유전율이 1이니까요. porous low-k로 2.2~2.5까지 갔습니다.

문제는 여기서도 대가가 따른다는 거예요.

기계적으로 약합니다. 기공이 많은 막은 물러서 CMP 과정에서 부서지거나 벗겨집니다. 패키징 단계에서 열팽창 응력을 받으면 균열이 가기도 해요.

공정 손상에 취약합니다. 플라즈마 식각이나 애싱 과정에서 low-k 막의 탄소가 빠져나가면서 유전율이 다시 올라갑니다. 애써 낮춘 k값이 공정을 거치며 훼손되는 거예요.

흡습성이 있습니다. 기공에 수분이 들어가면 물의 유전율(80)이 반영되어 성능이 크게 나빠집니다.

궁극의 low-k는 에어갭(air gap) 이에요. 배선 사이를 아예 비워두는 겁니다. 일부 제품에 적용됐지만, 구조적 안정성 확보가 어려워 제한적으로만 쓰입니다.

정리하면 배선은 저항도 커지고 커패시턴스도 줄이기 어려운 이중고에 있어요. 물질의 물리적 한계에 부딪혔기 때문에, 재료 교체만으로는 더 이상 답이 안 나오는 상황입니다.

6. 우회로들 — 배선 문제에 대한 최근 대응

재료로 답이 안 나오면 구조로 우회합니다. 최근 몇 가지 흐름을 짚을게요.

후면 전력 공급(Backside Power Delivery) : 지금까지 신호선과 전력선이 모두 웨이퍼 앞면 BEOL에 함께 있었어요. 전력선은 굵어야 해서 공간을 많이 차지하고, 신호선 배치를 방해합니다. 그래서 전력 공급망을 웨이퍼 뒷면으로 옮기는 기술이 도입되고 있어요. 앞면은 신호에만 집중하고, 전력은 뒷면에서 짧고 굵은 경로로 공급합니다. 전압 강하(IR drop)도 줄고 앞면 배선 혼잡도 완화돼요. 2nm급 공정의 핵심 기술 중 하나입니다.

배선 계층 최적화 : 아래층은 가늘고 짧게(로컬 배선), 위층은 굵고 길게(글로벌 배선) 설계합니다. 긴 거리를 갈 신호는 위층의 굵은 배선을 타게 해서 RC 지연을 줄여요. 15층 배선이 다 같은 규격이 아닌 이유입니다.

칩렛과 3D 적층 : 배선이 길면 느리니까, 아예 거리를 줄이는 접근입니다. 큰 칩 하나 대신 작은 칩 여러 개를 붙이거나 수직으로 쌓아서 신호 이동 거리를 물리적으로 단축해요. 이건 9강에서 패키징과 함께 제대로 다룰 주제입니다.

이 흐름들의 공통점이 보이시나요? 배선 자체를 개선하는 게 아니라, 배선을 덜 쓰거나 다르게 배치하는 방향이에요. 물질의 한계에 부딪히면 구조로 우회하는 패턴이 여기서도 반복됩니다.

오늘 강의 핵심 정리

개념내용

스케일링 비대칭	트랜지스터는 작아지면 빨라지고 배선은 느려짐
구리 전환	저항률 40% 낮고 EM 내성 우수, 그러나 식각 불가
다마신	금속 대신 절연막을 식각하고 홈에 구리를 채움
듀얼 다마신	비아+트렌치를 함께 파고 한 번에 충전
전기도금	첨가제로 bottom-up fill 구현, 보이드 없이 충전
배리어 메탈	구리 확산 차단 필수, 미세화 시 단면적 잠식
저항률 상승	표면·결정립계 산란, 평균자유행로 40nm보다 가늘면 급증
low-k	SiO₂ 3.9 → SiOC 2.7 → porous 2.2, 대신 기계적 취약
최근 대응	후면 전력 공급, 대체 금속(Ru/Co/Mo), 칩렛·3D 적층

마치며 — 9강 예고

오늘 강의를 정리하면, 반도체 미세화는 트랜지스터 쪽에서는 성공했지만 배선 쪽에서는 사실상 패배하고 있다고 말할 수 있어요. 트랜지스터를 아무리 빠르게 만들어도 신호가 지나갈 길이 좁고 저항이 크면 소용없습니다. 그리고 이 문제는 물질의 물리적 성질에서 오는 것이라 뾰족한 해법이 없어요.

그래서 업계의 시선이 다른 곳으로 옮겨가고 있습니다. "칩을 어떻게 더 작게 만들까"에서 "칩들을 어떻게 더 가깝게 붙일까"로.

9강은 패키징입니다. 오랫동안 "후공정"이라 불리며 부가적 취급을 받던 분야가 어떻게 반도체 경쟁의 최전선이 됐는지, HBM과 칩렛과 2.5D/3D 적층이 왜 지금 가장 뜨거운 주제인지를 다룹니다. 오늘 배운 배선 문제가 그 배경에 그대로 깔려 있어요.

[Series 3: 반도체 공정 심화] 7강: 박막 증착 — 원자 한 층씩 쌓는 기술

게이트올어라운드 — Fri, 21 Aug 2026 18:05:52 +0900

지금까지 3~4강에서 그리고, 5강에서 깎고, 6강에서 심었어요. 오늘은 쌓는 차례입니다. 박막 증착(deposition)이에요.

이 공정을 얕보기 쉬운데, 숫자로 보면 생각이 달라집니다. 1강에서 칩이 60~80장의 마스크로 만들어진다고 했죠. 그 각 층마다 뭔가를 쌓아야 하고, 하드마스크·스페이서·배리어·라이너 같은 보조막까지 세면 한 칩에 수백 개의 박막이 들어갑니다. 그리고 이 막들의 두께가 원자 몇 층 수준인 경우가 많아요.

오늘 강의의 큰 질문은 이겁니다. "5강에서 본 종횡비 100:1짜리 구멍, 그 안쪽 벽에 균일한 두께로 막을 입힐 수 있을까?" 페인트칠을 생각해 보세요. 지름 1m, 깊이 100m 우물의 벽면 전체에 똑같은 두께로 페인트를 칠하라는 요구입니다. 위에서 뿌려서는 절대 안 되죠. 이 문제의 답이 오늘의 하이라이트입니다.

1. PVD — 물리적으로 날려서 붙이기

가장 직관적인 방법부터 볼게요. PVD(Physical Vapor Deposition, 물리 기상 증착) 는 이름 그대로 물질을 물리적으로 떼어내서 웨이퍼에 붙이는 방식입니다.

스퍼터링(sputtering) 이 대표적이에요. 진공 챔버에 아르곤 플라즈마를 만들고, 증착하고 싶은 재료(타겟)에 음전압을 걸어 아르곤 이온을 때립니다. 당구공 충돌처럼 타겟 원자가 튀어나오고, 이게 웨이퍼에 날아가 쌓여요. 금속 박막 증착의 주력 방식입니다.

PVD의 특성을 한마디로 하면 직진성이에요. 원자가 타겟에서 웨이퍼로 거의 직선으로 날아옵니다. 이게 장점이 되는 경우도 있지만, 오늘의 핵심 질문 앞에서는 치명적 약점이에요.

깊은 구멍에 PVD로 증착하면 어떻게 될까요? 원자가 직선으로 오니까 구멍 입구 주변에 먼저 쌓입니다. 입구가 점점 좁아지고, 결국 안쪽이 채워지기 전에 입구가 막혀버려요. 안에는 빈 공간(void)이 남습니다. 이걸 오버행(overhang) 또는 브레드로핑(breadloafing) 이라고 하는데, 식빵이 부풀어 오르는 모양과 비슷해서 붙은 이름이에요.

그래서 PVD는 종횡비가 낮은 구조나 평탄한 표면에만 쓸 수 있습니다. 현대 공정에서는 배선용 씨드층, 배리어층 같은 제한적 용도로 남아 있어요.

2. CVD — 화학 반응으로 쌓기

CVD(Chemical Vapor Deposition, 화학 기상 증착) 는 접근이 다릅니다. 반응 가스를 챔버에 흘리면 웨이퍼 표면에서 화학 반응이 일어나 고체 박막이 생성돼요. 예를 들어 실란(SiH₄)을 흘리면 표면에서 분해되어 실리콘이 쌓입니다.

핵심 차이는 원자가 표면에 도달한 뒤 이동할 수 있다는 점이에요. 기체 분자는 직진만 하지 않고 표면에 흡착됐다가 확산하고 반응합니다. 그래서 PVD보다 단차 피복성(step coverage) 이 훨씬 좋아요. 구멍 안쪽까지 어느 정도 들어갑니다.

CVD는 에너지를 어떻게 공급하느냐에 따라 갈립니다.

LPCVD (저압 CVD) : 저압·고온(600~900°C)에서 진행합니다. 막질이 좋고 균일도가 뛰어나지만 온도가 높아서 열 예산에 부담을 줍니다. 6강에서 배운 그 열 예산이에요.

PECVD (플라즈마 강화 CVD) : 플라즈마로 반응을 활성화해서 저온(300~400°C)에서 증착합니다. 열에 약한 구조 위에 쌓을 때 필수예요. 특히 BEOL에서는 이미 금속 배선이 깔려 있어서 고온을 쓸 수 없으니 PECVD가 주력입니다. 다만 막질이 LPCVD보다 떨어지고 수소가 막에 남는 문제가 있어요.

에피택시(Epitaxy) : CVD의 특수한 형태로, 기판의 결정 방향을 이어받아 단결정으로 성장시키는 방식입니다. 6강 마지막에 언급한 in-situ doped 소스/드레인이 이걸로 만들어져요. SiGe나 SiC를 성장시켜 채널에 응력을 주는 변형 실리콘(strained Si) 기술도 에피택시의 응용입니다. 압축 응력을 받은 SiGe는 PMOS 정공 이동도를, 인장 응력은 NMOS 전자 이동도를 높여줍니다.

CVD도 완벽하진 않아요. 종횡비가 커지면 결국 입구 쪽에 더 많이 쌓여서 심(seam) 이나 보이드가 생깁니다. 반응 가스가 깊은 곳까지 충분히 도달하지 못하기 때문이에요. 5강에서 본 ARDE와 비슷한 원리입니다.

3. ALD — 자기 제한 반응이라는 발상의 전환

이제 오늘의 하이라이트입니다. ALD(Atomic Layer Deposition, 원자층 증착) 예요.

ALD의 핵심 아이디어는 반응 가스를 동시에 흘리지 않는 것입니다. CVD는 여러 반응물을 함께 흘려서 표면에서 반응시키는데, ALD는 이걸 시간적으로 분리해요. 사이클이 이렇습니다.

① 전구체 A 주입 : 첫 번째 반응물을 흘립니다. 이 분자는 표면에 흡착되는데, 표면이 한 층 덮이면 더 이상 흡착되지 않습니다. 흡착된 분자 위에는 같은 분자가 붙을 자리가 없거든요. 이게 자기 제한(self-limiting) 반응입니다.

② 퍼지 : 챔버에 남은 여분의 A를 불활성 가스로 씻어냅니다.

③ 전구체 B 주입 : 두 번째 반응물을 흘립니다. 표면의 A와 반응해서 원하는 화합물 한 층을 만들고, 역시 자기 제한적으로 멈춥니다.

④ 퍼지 : 여분의 B와 부산물을 배출합니다.

이 사이클 한 번에 정확히 원자 한 층(약 0.1nm) 이 쌓입니다. 100nm를 쌓으려면 1000 사이클을 돌려야 해요. 느립니다. 정말 느려요.

그런데 여기서 마법 같은 일이 벌어집니다. 자기 제한적이기 때문에, 가스가 도달하기만 하면 어디든 정확히 한 층씩 쌓입니다. 구멍 입구든 바닥이든, 표면적이 노출되어 있으면 딱 한 층. 입구에 더 많이 쌓이는 일이 원리적으로 불가능해요. 가스를 충분히 오래 흘려서 깊은 곳까지 도달하게만 하면, 종횡비 100:1 구멍도 위아래 두께가 똑같습니다.

서두의 질문에 대한 답이 이거예요. 깊은 구멍을 균일하게 코팅하려면, 많이 쌓이지 않는 반응을 쓰면 된다. 발상의 전환이죠. "어떻게 골고루 뿌릴까"가 아니라 "어차피 한 층밖에 안 쌓이게 만들자"입니다.

ALD가 없었다면 지금의 반도체는 불가능했을 거예요. High-k 게이트 유전체(HfO₂)도, 4강의 SADP 스페이서도, 3D NAND의 수직 구멍 내벽도, DRAM 커패시터도 전부 ALD로 만들어집니다. 5강 마지막에 말씀드린 "연속 공정에서 자기 제한적 사이클 공정으로"라는 흐름의 원조가 바로 ALD예요.

물론 대가는 속도입니다. 처리량이 낮아서 웨이퍼당 원가가 높아요. 그래서 ALD는 "꼭 필요한 곳"에만 쓰고, 나머지는 여전히 CVD가 담당합니다.

PVD, CVD, ALD의 단차 피복성 비교 다이어그램

4. 박막의 품질 — 두께만 맞으면 되는 게 아니다

증착 공정을 평가할 때 두께와 균일도만 보는 게 아니에요. 실제로 문제를 일으키는 다른 지표들이 있습니다.

응력(Stress) : 박막은 거의 항상 응력을 품고 있습니다. 압축 응력이면 웨이퍼가 볼록해지고, 인장 응력이면 오목해져요. 300mm 웨이퍼에 수백 개 막이 쌓이면 이 응력이 누적되어 웨이퍼가 눈에 띄게 휩니다(warpage). 3강에서 오버레이가 어려운 이유로 웨이퍼 변형을 들었는데, 그 주범 중 하나가 박막 응력이에요.

그런데 응력이 항상 나쁜 것만은 아닙니다. 앞서 언급한 변형 실리콘처럼 응력을 일부러 주는 경우도 있어요. 실리콘 격자를 늘리거나 압축하면 밴드 구조가 바뀌어 캐리어 이동도가 올라갑니다. 90nm 세대부터 도입된 이 기술이 무어의 법칙을 몇 세대 연장해 줬어요.

밀도와 불순물 : 저온에서 증착한 막은 밀도가 낮고 수소 같은 불순물이 남습니다. 이런 막은 절연 특성이 나쁘고 후속 열 공정에서 수축하거나 가스를 방출해요. PECVD 막이 LPCVD보다 열등한 이유입니다.

결정성 : 비정질이냐, 다결정이냐, 단결정이냐에 따라 특성이 완전히 달라집니다. 게이트 절연막은 비정질이어야 하고(결정립계가 누설 경로가 되니까), 소스/드레인 에피는 단결정이어야 하고, 배선은 다결정인데 결정립 크기가 클수록 저항이 낮아요.

계면 품질 : 2강에서 Si/SiO₂ 계면 얘기를 했죠. 증착에서도 하부층과의 계면이 중요합니다. 밀착이 나쁘면 벗겨지고(delamination), 계면에 결함이 있으면 소자 특성이 나빠져요.

5. 선택적 증착 — 다음 세대의 열쇠?

마지막으로 최근 주목받는 흐름 하나. 선택적 증착(Selective Deposition) 입니다.

지금까지의 공정 흐름은 이랬어요. "전면에 막을 쌓고 → 노광으로 패턴을 정의하고 → 필요 없는 부분을 식각으로 제거한다." 4강에서 본 것처럼 노광과 식각은 비싸고 어렵습니다.

그럼 이런 생각이 가능해요. 처음부터 원하는 곳에만 쌓으면 노광과 식각을 건너뛸 수 있지 않을까?

이게 선택적 증착의 발상입니다. 표면 재료에 따라 증착이 되거나 안 되게 만드는 거예요. 예를 들어 금속 위에는 쌓이고 산화막 위에는 안 쌓이는 화학을 설계하면, 마스크 없이 자기정렬된 패턴이 만들어집니다. 원하지 않는 표면에 억제제(inhibitor) 분자를 붙여서 증착을 막는 방식이 많이 연구돼요.

이게 실현되면 특히 BEOL에서 큰 이득이 있습니다. 8강에서 다룰 비아(via) 정렬 문제를 자기정렬로 해결할 수 있거든요. 다만 아직은 선택성이 완벽하지 않아서(원치 않는 곳에 결함처럼 쌓이는 문제), 제한적으로만 적용되고 있습니다.

여기서도 4강, 6강과 같은 패턴이 보여요. 어려운 공정을 더 잘하려고 하기보다, 그 공정이 필요 없는 방법을 찾는 것. 반도체 공정 발전의 상당 부분이 이런 우회로 이루어져 왔습니다.

오늘 강의 핵심 정리

방식원리단차 피복성주요 용도

PVD	물리적 스퍼터링, 직진성	나쁨 (오버행, 보이드)	금속 씨드층, 배리어
CVD (LPCVD)	고온 화학 반응	보통~좋음	고품질 막, 열 예산 부담
CVD (PECVD)	플라즈마로 저온화	보통	BEOL 절연막
에피택시	단결정 성장	—	소스/드레인, 변형 실리콘
ALD	자기 제한 사이클	완벽	High-k, 스페이서, 3D 구조

핵심 통찰:

ALD의 힘은 "골고루 뿌리기"가 아니라 "한 층만 쌓이게 만들기" 라는 발상 전환
박막은 두께만이 아니라 응력·밀도·결정성·계면이 모두 품질 지표
응력은 문제이자 도구 (웨이퍼 휨 vs 변형 실리콘)
선택적 증착은 노광·식각을 우회하려는 시도

마치며 — 8강 예고

오늘까지 FEOL의 주요 공정들을 다 훑었습니다. 산화, 노광, 식각, 도핑, 증착. 이제 트랜지스터는 만들어졌어요.

8강은 BEOL — 배선의 세계입니다. 1강에서 "최신 공정에서는 BEOL이 FEOL만큼 어렵다"고 했던 그 이야기를 제대로 풀 차례예요. 알루미늄에서 구리로 넘어가면서 왜 공정 방식 자체를 뒤집어야 했는지(다마신), 배선이 가늘어질수록 왜 저항이 이론보다 훨씬 빨리 증가하는지, 그리고 칩 성능의 병목이 왜 트랜지스터가 아니라 배선이 됐는지를 다룹니다.

[Series 3: 반도체 공정 심화] 6강: 도핑 심화 — 이온 주입과 어닐링의 딜레마

게이트올어라운드 — Mon, 17 Aug 2026 23:22:22 +0900

1차 시리즈 3강에서 도핑을 배웠어요. 5족 원소를 넣으면 n형, 3족을 넣으면 p형이 된다는 개념이었죠. 그리고 9강에서 "요즘은 이온 주입을 쓴다"고 한 줄로 넘어갔습니다. 오늘은 그 한 줄을 제대로 펼칠 차례입니다.

시작 전에 솔직한 감상 하나. 저는 이 공정을 처음 배울 때 "이거 완전 입자가속기 아닌가?" 싶었어요. 불순물 원자를 이온화해서 수십~수백 keV로 가속해 웨이퍼에 총알처럼 박아 넣는 겁니다. 그리고 그렇게 박아 넣으면 당연히 실리콘 결정이 부서지죠. 그래서 다시 열을 가해 결정을 복구해야 하는데, 열을 주면 애써 정확한 위치에 심은 불순물이 퍼져나가요. 정확히 심으려면 부수고, 부순 걸 고치려면 퍼지고. 오늘 강의는 이 딜레마와의 싸움에 관한 이야기입니다.

1. 확산에서 이온 주입으로

옛날 방식부터 짚고 갈게요. 1970~80년대까지의 주력은 확산(diffusion) 이었습니다. 웨이퍼를 고온 노에 넣고 불순물 가스를 흘리면, 농도 차이에 의해 불순물이 실리콘 안으로 자연스럽게 스며듭니다. 픽의 법칙을 따르는 그 확산이에요.

방식이 단순하고 저렴한데, 결정적 약점이 두 가지 있습니다. 첫째, 깊이와 농도를 독립적으로 제어할 수 없어요. 확산 시간과 온도만 조절할 수 있어서, 농도를 높이려면 깊이도 깊어집니다. 둘째, 표면 농도가 항상 최대입니다. 프로파일이 표면에서 최고치로 시작해 안으로 갈수록 줄어드는 모양밖에 못 만들어요.

이온 주입(ion implantation) 은 이 둘을 모두 해결합니다. 가속 에너지로 깊이를, 이온 빔의 조사량(dose)으로 농도를 각각 독립 제어할 수 있어요. 그리고 프로파일이 표면이 아니라 일정 깊이에서 최대치를 갖는 종 모양이 됩니다. 이건 소자 설계에 엄청난 자유를 줍니다. 예를 들어 Series 2에서 배운 문턱 전압 조절용 채널 도핑, 또는 표면은 낮고 안쪽은 높은 레트로그레이드(retrograde) 웰 같은 프로파일이 가능해져요.

장비 구조도 흥미로워요. 이온 소스에서 불순물을 이온화하고, 질량 분석기(mass analyzer) 로 원하는 이온만 골라내고(자기장으로 궤도를 휘게 해서 질량이 다른 이온을 걸러냅니다), 가속관에서 가속하고, 스캐닝 시스템으로 웨이퍼 전면에 균일하게 조사합니다. 사실상 소형 입자가속기가 팹 안에 들어와 있는 셈이에요.

2. 이온이 멈추는 물리 — LSS 이론

가속된 이온이 실리콘에 박히면 어떻게 멈출까요? 이온은 두 가지 방식으로 에너지를 잃습니다. 이걸 정리한 게 LSS 이론(Lindhard-Scharff-Schiøtt) 입니다.

전자적 저지(electronic stopping) : 이온이 표적 원자의 전자들과 상호작용하며 에너지를 잃습니다. 마치 물속을 헤엄치는 것처럼 점성 저항을 받는 느낌이에요. 고에너지 영역에서 지배적이고, 결정 격자를 직접 손상시키지는 않습니다.

핵적 저지(nuclear stopping) : 이온이 표적 원자의 핵과 직접 충돌합니다. 당구공 충돌처럼요. 이때 표적 원자가 제자리에서 튕겨 나가면서 결정 손상이 발생합니다. 저에너지 영역(이온이 느려진 후반)에서 지배적이에요.

이온이 멈춘 깊이의 평균값을 투영 비정 Rp(projected range) 라고 하고, 그 분포의 표준편차를 ΔRp(straggle) 라고 합니다. 프로파일은 대략 가우시안 분포를 따릅니다.

N(x) = (Q / √(2π)·ΔRp) · exp(−(x−Rp)²/(2ΔRp²))

여기서 실용적으로 알아두면 좋은 경향이 있어요. 가벼운 이온은 깊이 들어가고, 무거운 이온은 얕게 박힙니다. 붕소(B, 원자량 11)는 같은 에너지에서 비소(As, 원자량 75)보다 훨씬 깊이 들어가요. 그래서 얕은 p형 접합을 만들려면 붕소 대신 무거운 BF₂⁺ 분자 이온을 쓰는 트릭을 씁니다. BF₂로 가속하면 전체 질량이 무거워서 얕게 멈추고, 안에서 분해되어 붕소가 남는 방식이에요.

3. 채널링 — 결정이라는 함정

여기서 실제 공정에서 골치 아픈 현상 하나를 소개할게요. 채널링(channeling) 입니다.

실리콘은 단결정이에요. 원자가 규칙적으로 배열되어 있죠. 그런데 특정 방향에서 결정을 들여다보면, 원자들 사이로 뻥 뚫린 통로(channel) 가 보입니다. 격자를 특정 각도로 보면 원자들이 겹쳐 보이면서 그 사이에 빈 길이 생기는 거예요.

이온이 이 통로 방향으로 들어가면 원자와 충돌하지 않고 훨씬 깊이 침투합니다. 예상보다 몇 배 깊이 들어가서, 프로파일 꼬리(tail)가 길게 늘어져요. 얕은 접합을 만들려는데 불순물이 깊숙이 들어가 버리면 소자 설계가 무너집니다.

대응 방법이 몇 가지 있어요.

웨이퍼 기울이기(tilt) : 웨이퍼를 빔 축에서 7° 정도 기울여서 채널 방향을 피합니다. 가장 기본적인 방법인데, 완벽하지는 않아요. 다른 채널 방향에 걸릴 수 있고, 마스크가 두꺼우면 기울인 빔이 가려지는 섀도잉(shadowing)이 발생합니다.

표면 비정질화(pre-amorphization) : 먼저 게르마늄 같은 무거운 이온을 주입해서 표면층을 일부러 비정질(amorphous)로 만듭니다. 결정 구조가 없어지면 채널도 없어지죠. 얕은 접합 형성에 널리 쓰입니다.

스크린 산화막 : 표면에 얇은 산화막을 두어 이온의 입사 방향을 무작위로 흩뜨립니다.

채널링은 "결정성이 좋아서 생기는 문제"라는 점이 재미있어요. 웨이퍼가 완벽한 단결정이라는 장점이 여기서는 오히려 방해가 됩니다.

이온 주입 프로파일과 채널링 현상 다이어그램

4. 어닐링 — 부순 걸 고쳐야 한다

이온 주입 직후의 웨이퍼는 사실 망가진 상태입니다. 두 가지 문제가 있어요.

결정 손상 : 핵적 저지 과정에서 실리콘 원자들이 제자리에서 튕겨 나갔습니다. 조사량이 크면 표면층이 완전히 비정질화되기도 해요. 결정이 망가지면 캐리어 이동도가 떨어지고 누설이 늘어납니다.

불순물 비활성 : 더 근본적인 문제인데, 주입된 불순물은 대부분 격자 사이(interstitial) 에 끼어 있습니다. 1차 시리즈 3강에서 배운 도너/억셉터로 기능하려면 불순물이 실리콘 격자 자리(substitutional site) 를 정확히 차지해야 해요. 격자 사이에 끼어 있는 원자는 전기적으로 아무 역할을 못 합니다. 아무리 많이 주입해도 활성화되지 않으면 도핑이 안 된 거예요.

그래서 어닐링(annealing), 즉 열처리가 필요합니다. 고온에서 원자들이 움직일 수 있게 되면 결정 구조가 재정렬되고, 불순물이 격자 자리로 들어갑니다.

그런데 여기서 오늘의 핵심 딜레마가 등장해요.

열을 주면 불순물이 확산합니다. 애써 정확한 깊이에 심은 프로파일이 열에 의해 퍼져나가서 뭉개집니다. 특히 붕소는 확산이 빠른 편이라 문제가 커요. 접합 깊이(junction depth)가 설계값보다 깊어지면 Series 2에서 배운 단채널 효과가 악화됩니다.

정리하면 이런 구조예요.

열을 충분히 줘야 활성화되고 결정이 복구된다. 그런데 열을 주면 프로파일이 퍼진다.

이 딜레마를 업계에서는 활성화-확산 트레이드오프라고 부릅니다.

5. RTA에서 밀리초 어닐링까지

이 딜레마의 해법은 명확합니다. 온도는 높게, 시간은 짧게. 확산은 시간에 비례하고 활성화는 온도에 지수적으로 의존하니까, 짧고 강하게 지지면 활성화는 얻고 확산은 최소화할 수 있어요.

이 방향으로 기술이 발전해 왔습니다.

노 어닐링(Furnace Anneal) : 옛날 방식. 노에서 수십 분~수 시간. 확산이 심해서 미세 소자에는 못 씁니다.

RTA(Rapid Thermal Anneal) : 할로겐 램프로 웨이퍼를 초 단위(1~30초)로 1000°C까지 급가열합니다. 1990년대부터 표준이 됐어요.

Spike Anneal : RTA를 더 극단화해서, 최고 온도 유지 시간을 거의 0으로 만들고 승온·냉각만 하는 방식. 온도 프로파일이 뾰족한 스파이크 모양이라 이 이름이 붙었어요.

Flash / Laser Anneal (밀리초 어닐링) : 플래시 램프나 레이저로 표면만 밀리초 단위로 가열합니다. 웨이퍼 전체가 아니라 표면 수 마이크로미터만 순간적으로 달구고 즉시 식혀요. 열이 안으로 퍼질 시간이 없어서 확산이 극도로 억제됩니다. 첨단 공정의 얕은 접합 형성에 쓰입니다.

여기서 흥미로운 현상 하나. 극단적으로 짧은 시간에 표면을 녹였다가 급속 냉각하면, 평형 상태에서 가능한 농도보다 더 많은 불순물을 활성화시킬 수 있어요. 고용도 한계를 넘어서는 과포화 활성화입니다. 이건 열역학적으로 불안정한 상태를 급속 냉각으로 "얼려 붙잡는" 거예요. 다만 이후 공정에서 다시 열을 받으면 불순물이 빠져나와 비활성화되는 문제가 있습니다.

한 가지 짚어둘 점은, 어닐링만 아니라 후속 모든 열 공정이 이 확산에 기여한다는 겁니다. 그래서 공정 설계에서는 전체 공정을 통틀어 누적된 열 이력을 열 예산(thermal budget) 이라는 개념으로 관리합니다. 1강에서 게이트를 마지막에 만드는 gate-last 방식을 소개했는데, 그것도 결국 열 예산 관리의 결과예요. 고온 공정을 먼저 다 끝내고, 열에 약한 것들을 나중에 배치하는 순서 설계인 거죠.

6. 현대 공정의 도핑 — 여전히 어렵고, 여전히 바뀌고 있다

마지막으로 최근 흐름을 짚을게요. 미세화가 진행되면서 도핑 관련 어려움이 늘었습니다.

FinFET/GAA에서는 평면 주입이 안 통합니다. 3차원 구조의 측면과 아래쪽에 균일하게 도핑하려면 이온 빔을 여러 각도로 조사해야 하는데, 구조가 촘촘하면 서로 그림자를 만들어 균일도가 무너져요. 그래서 플라즈마 도핑(PLAD) 이나 컨포멀 도핑 같은 대안 기술이 연구됩니다.

소스/드레인은 이제 주입보다 성장에 의존합니다. 최신 공정에서는 소스/드레인 영역을 파낸 뒤 불순물을 포함한 채로 에피택시 성장(in-situ doped epitaxy) 시킵니다. 주입보다 훨씬 높은 활성 농도를 얻을 수 있고, 결정 손상도 없어요. 게다가 SiGe(PMOS)나 SiC(NMOS)를 성장시켜 채널에 응력을 주면 이동도까지 올릴 수 있습니다. 도핑 공정의 상당 부분이 "심는 것"에서 "키우는 것"으로 옮겨간 셈이에요.

RDF 문제. Series 2 9강에서 언급한 그 문제입니다. 채널 부피가 너무 작아지면 도펀트 원자 개수가 수십 개 수준이 되어 통계적 변동이 소자 특성을 지배합니다. FinFET과 GAA가 채널 도핑을 거의 하지 않는 방향으로 간 이유가 이거예요. 도핑 기술이 좋아진 게 아니라, 도핑을 피하는 구조로 도망간 겁니다.

이런 흐름을 보면, 공정 기술의 발전이 항상 "더 잘하게 되는 것"만은 아니라는 걸 알 수 있어요. 때로는 문제를 해결하는 대신 그 문제가 없는 구조로 우회합니다. 4강의 멀티패터닝도, 오늘의 in-situ 도핑도 같은 패턴이에요.

오늘 강의 핵심 정리

개념내용

확산 vs 이온 주입	확산은 깊이·농도 종속 / 주입은 에너지·조사량으로 독립 제어
LSS 이론	전자적 저지(점성) + 핵적 저지(충돌, 결정 손상)
Rp / ΔRp	투영 비정과 산포, 가우시안 프로파일
질량 의존성	가벼운 이온은 깊이, 무거운 이온은 얕게 (얕은 접합에 BF₂ 사용)
채널링	결정 통로로 이온이 깊이 침투 → tilt, 비정질화로 대응
활성화 문제	격자 사이에 끼면 전기적으로 무의미, 격자 자리에 들어가야 함
핵심 딜레마	열을 줘야 활성화되지만 열을 주면 프로파일이 퍼진다
어닐링 진화	노 → RTA(초) → Spike → Flash/Laser(밀리초)
열 예산	전체 공정의 누적 열 이력 관리, gate-last의 이유
최신 흐름	in-situ doped epitaxy, 채널 도핑 회피(RDF 때문)

마치며 — 7강 예고

오늘 강의를 한 줄로 요약하면 "정확히 심는 것과 제대로 작동하게 하는 것이 서로 충돌한다" 였어요. 이온 주입의 정밀함은 결정 손상이라는 대가를 치르고, 그 손상을 고치는 열은 정밀함을 훼손합니다. 밀리초 단위로 웨이퍼 표면만 지지는 기술이 왜 필요했는지, 이제 납득이 가시죠.

7강은 박막 증착 — CVD, ALD, 그리고 박막의 품질입니다. 오늘 마지막에 언급한 에피택시 성장도 여기 포함되고, 4강의 SADP에서 핵심 역할을 한 ALD가 왜 그렇게 중요한지도 제대로 다룰 거예요. 그리고 "얇은 막을 잘 쌓는다"는 게 왜 종횡비 100:1 구조에서 악몽이 되는지도 보시게 됩니다.

[Series 3: 반도체 공정 심화] 5강: 식각 — 플라즈마로 원자를 깎아내는 기술

게이트올어라운드 — Sat, 15 Aug 2026 16:56:47 +0900

4강까지 오면서 노광으로 패턴을 "그리는" 이야기를 했어요. 그런데 그건 아직 포토레지스트 위의 그림일 뿐입니다. 실제 재료에 그 모양을 새겨 넣어야 회로가 되죠. 그게 오늘 주제인 식각(Etching) 입니다.

솔직히 저는 공정 공부하면서 식각을 한동안 과소평가했어요. "노광이 예술이고 식각은 그냥 파내는 거지"라고 생각했거든요. 그런데 3D NAND 이야기를 듣고 생각이 완전히 바뀌었습니다. 직경 100nm짜리 구멍을 10μm 깊이로, 그것도 옆으로 한 치도 안 벌어지게 수직으로 뚫는다는 게 말이 되나요? 종횡비로 치면 100:1이 넘습니다. 지름 1m 우물을 100m 깊이로 파는데 아래위 지름이 똑같아야 하는 셈이에요. 오늘 그 세계를 봅니다.

1. 습식 식각 — 왜 미세공정에서 밀려났나

먼저 가장 단순한 방법부터. 습식 식각(wet etching) 은 화학 용액에 웨이퍼를 담가서 원하는 재료를 녹여내는 방식입니다. SiO₂는 HF로, 실리콘은 KOH나 TMAH로, 금속은 각각의 산으로 녹여요.

장점이 분명합니다. 장비가 저렴하고, 여러 장을 한꺼번에 처리할 수 있어 처리량이 높고, 선택비(selectivity) 가 뛰어나요. 선택비란 "깎고 싶은 재료 대비 안 깎고 싶은 재료의 식각 속도 비율"인데, 화학 반응은 재료를 아주 잘 구분하니까요. HF는 SiO₂를 녹이면서 실리콘은 거의 건드리지 않습니다.

치명적인 단점은 등방성(isotropic) 이라는 겁니다. 용액은 방향을 모릅니다. 아래로 파는 만큼 옆으로도 똑같이 파고들어요. 이걸 언더컷(undercut) 이라고 하는데, PR 마스크 밑으로 파고들어서 패턴이 원래 설계보다 넓어집니다.

1μm 패턴을 만들 때 0.1μm 언더컷은 10% 오차라 감수할 수 있었어요. 그런데 20nm 패턴에서 같은 일이 벌어지면 패턴이 사라집니다. 미세화가 진행되면서 습식 식각은 패턴 형성에서 물러났어요. 지금은 주로 세정, 희생층 제거, 후면 처리 같은 "형상이 중요하지 않은" 용도로 쓰입니다.

다만 예외가 하나 있어요. Series 2에서 본 GAA 나노시트 만들 때 SiGe 희생층을 제거하는 공정은 습식 식각의 뛰어난 선택비가 필요한 자리입니다. 옆으로 깊숙이 파고드는 등방성이 오히려 필요한 경우죠. 기술이 낡아서 밀려난 게 아니라 역할이 달라진 겁니다.

2. 건식 식각 — 플라즈마의 등장

미세 패턴을 만들려면 아래로만 파고 옆으로는 안 파는 식각이 필요합니다. 이걸 이방성(anisotropic) 식각이라고 하고, 이를 구현한 게 건식 식각(dry etching), 정확히는 플라즈마 식각이에요.

플라즈마가 뭔지 짧게 정리하고 갈게요. 저압의 가스에 강한 전기장(보통 13.56MHz RF)을 걸면 전자가 가속되어 가스 분자와 충돌하고, 그 충돌로 이온과 라디칼(반응성이 큰 중성 분자)이 생깁니다. 이온·전자·라디칼·중성 분자가 섞인 이 상태가 플라즈마예요. 여기서 중요한 건 플라즈마가 두 가지 도구를 동시에 제공한다는 점입니다.

라디칼(화학적 도구) : 반응성이 매우 큰 중성 입자. 표면 재료와 화학 반응해서 휘발성 물질을 만들어 날려버립니다. 방향성은 없어요.

이온(물리적 도구) : 전기장으로 가속되어 웨이퍼에 수직으로 내리꽂힙니다. 방향성이 있어요.

이 조합이 이방성의 비밀입니다. 화학 반응만으로는 등방성이지만, 수직으로 날아오는 이온이 바닥면에 에너지를 공급해서 바닥에서만 반응이 빠르게 일어나게 만듭니다. 측벽은 이온이 거의 닿지 않으니 반응이 느려요. 이 시너지를 이온 유도 화학 반응(ion-enhanced chemical etching) 이라고 부릅니다.

한 가지 더 중요한 메커니즘이 있어요. 측벽 보호막(passivation) 입니다. 식각 중 생성된 반응 부산물이 측벽에 얇게 달라붙어 보호막을 형성합니다. 바닥은 이온 충격으로 이 막이 계속 벗겨지지만 측벽은 남아서 화학적 공격을 막아요. 폴리머 생성 가스(C₄F₈ 등)를 일부러 섞어 이 효과를 강화하기도 합니다.

정리하면 건식 식각의 이방성은 "수직 이온 충격 + 측벽 보호막" 이라는 두 축으로 만들어집니다.

습식 vs 건식 식각 비교와 플라즈마 이방성 메커니즘

3. 식각 공정의 네 가지 평가 지표

식각 결과를 평가할 때 엔지니어들이 보는 지표가 있습니다. 이 네 개가 서로 충돌해서 최적화가 어려워요.

식각률(Etch Rate) : 단위 시간당 깎이는 두께. 높으면 생산성이 좋지만, 너무 빠르면 정지 시점 제어가 어렵습니다.

선택비(Selectivity) : 목표 재료 대비 마스크나 하부층의 식각 속도 비율. 예를 들어 SiO₂를 파다가 아래 실리콘에서 멈춰야 한다면 SiO₂/Si 선택비가 높아야 해요. 그런데 이온 충격은 재료를 가리지 않고 두들기기 때문에, 이방성을 강화할수록 선택비가 떨어집니다. 물리적 스퍼터링에 가까워질수록 방향성은 좋아지지만 선택성은 사라져요. 이게 식각 공정의 근본적 딜레마입니다.

균일도(Uniformity) : 웨이퍼 중심과 가장자리가 같은 속도로 깎여야 합니다. 300mm 웨이퍼 전면에서 편차 몇 % 이내를 맞춰야 하는데, 플라즈마 밀도와 가스 흐름이 균일하지 않으면 실패해요. 그리고 패턴 밀도에 따른 편차도 있습니다. 트여 있는 넓은 영역과 촘촘한 패턴 영역의 식각 속도가 다른 로딩 효과(loading effect) 인데, 반응종이 국소적으로 고갈되면서 생깁니다.

프로파일(Profile) : 측벽 각도. 완전 수직(90°)이 이상적이지만 실제로는 약간 기울거나(tapered), 위가 넓고 아래가 좁거나, 반대로 아래가 부푸는(bowing) 형상이 나옵니다.

여기에 잘 안 알려진 문제 두 개를 추가할게요.

플라즈마 유도 손상(Plasma-Induced Damage) : 이온 충격이 표면 결정을 망가뜨리고, 자외선이 게이트 산화막에 결함을 만듭니다. Series 2 7강에서 배운 신뢰성 문제와 직결돼요. 애써 만든 산화막을 식각 공정이 손상시키는 겁니다.

안테나 효과(Antenna Effect) : 식각 중 금속 배선에 전하가 쌓이는데, 그 배선이 게이트에 연결되어 있으면 게이트 산화막에 전압이 걸립니다. 배선 면적이 클수록(안테나가 클수록) 심해져서, 실제로 게이트가 파괴되기도 해요. 그래서 설계 규칙에 안테나 비율(antenna ratio) 제한이 들어가고, 설계자들이 이걸 맞추려고 다이오드를 추가하기도 합니다. 공정이 설계를 제약하는 또 하나의 사례예요.

4. HAR 식각 — 3D NAND가 만든 극한 난제

이제 서두에서 말한 그 이야기입니다. HAR(High Aspect Ratio) 식각, 고종횡비 식각이에요.

1차 시리즈 8강에서 3D NAND가 수백 층을 수직으로 쌓는다고 했죠. 그 구조를 만들려면 산화막과 질화막이 교대로 수백 층 쌓인 스택을 한 번에 수직으로 관통해야 합니다. 200층이면 총 두께가 5~10μm이고, 구멍 직경은 100nm 이하예요. 종횡비 60:1, 100:1 이 나옵니다.

이 깊이에서 벌어지는 문제들이 하나같이 까다롭습니다.

보잉(Bowing) : 구멍 중간이 옆으로 부풀어 오릅니다. 이온이 완벽하게 수직으로만 오는 게 아니라 약간의 각도 분산이 있어서, 중간 지점에서 측벽을 때리기 때문이에요. 옆 구멍과 뚫려버리면 소자가 죽습니다.

트위스팅(Twisting) : 깊이 들어가면서 구멍이 옆으로 휘어집니다. 수백 개의 홀이 제각각 다른 방향으로 휘면 아래층 정렬이 무너져요.

ARDE(Aspect Ratio Dependent Etching) : 깊어질수록 식각 속도가 느려집니다. 반응종이 좁은 구멍 안쪽까지 도달하기 어렵고, 부산물이 빠져나오기도 어려워요. 깊은 구멍과 얕은 구멍이 섞여 있으면 동시에 끝낼 수가 없습니다.

전하 축적 : 구멍 바닥에 양전하가 쌓이면 뒤따라오는 양이온을 밀어내서 식각이 멈추거나 궤도가 휩니다.

이걸 해결하려고 나온 기술들이 극단적이에요. 이온 에너지를 수십 keV까지 올리고(거의 이온 주입 수준), 웨이퍼를 극저온(-30~-60°C)으로 냉각해 측벽 보호를 강화하고, 펄스 플라즈마로 전하 축적을 주기적으로 중화시킵니다.

솔직히 저는 이 대목에서 "3D NAND 층수 경쟁"이라는 뉴스를 다시 보게 됐어요. 층수를 200에서 300으로 올린다는 건 단순히 더 쌓는 게 아니라, 저 구멍을 1.5배 더 깊이, 같은 직경으로 뚫어야 한다는 뜻입니다. 층수 하나 늘릴 때마다 식각 엔지니어들이 어떤 싸움을 하는지 짐작이 가더라고요.

5. ALE — 원자층 단위로 깎기

마지막으로 최신 기술 하나. 7강에서 다룰 ALD(원자층 증착)의 반대 개념인 ALE(Atomic Layer Etching) 입니다.

기존 식각은 연속 공정이라 시간으로 깊이를 제어합니다. 그런데 남은 두께가 원자 몇 층인 상황에서는 시간 제어로는 정밀도가 부족해요. GAA 나노시트나 극박 채널을 다루려면 원자층 단위 제어가 필요합니다.

ALE는 두 단계를 분리해서 반복합니다.

① 표면 개질 : 반응 가스를 흘려 최상층 원자만 화학적으로 변형시킵니다. 이 반응은 표면 한 층에서 자기 제한적(self-limiting) 으로 멈춰요.
② 제거 : 저에너지 이온으로 변형된 층만 떼어냅니다. 아래 원래 층은 변형되지 않았으니 제거되지 않아요.

이 사이클 한 번에 원자 한 층씩 깎입니다. 느리지만 정밀도가 압도적이에요. 이미 첨단 로직 공정의 일부 핵심 스텝에 적용되고 있고, 적용 범위가 넓어지는 추세입니다.

여기서 공정 기술의 큰 흐름이 보여요. 증착도 ALD, 식각도 ALE — "연속 공정에서 자기 제한적 사이클 공정으로" 가 나노 시대의 공통 방향입니다. 시간으로 제어하던 걸 화학 반응의 자기 제한성으로 제어하게 된 거죠. 개인적으로 이 패러다임 전환이 공정 공부에서 가장 인상적인 부분 중 하나였어요.

오늘 강의 핵심 정리

개념내용

습식 식각	등방성, 언더컷 발생 → 미세 패턴 부적합, 세정·희생층 제거에 사용
건식(플라즈마) 식각	이온(물리) + 라디칼(화학) 조합으로 이방성 확보
이방성 원리	수직 이온 충격 + 부산물 측벽 보호막
근본 딜레마	이방성 강화 ↔ 선택비 저하
로딩 효과	패턴 밀도에 따라 식각 속도가 달라짐
안테나 효과	식각 중 전하 축적이 게이트 산화막 파괴 → 설계 규칙 제약
HAR 식각	3D NAND, 종횡비 100:1, 보잉·트위스팅·ARDE 문제
ALE	자기 제한적 사이클로 원자층 단위 제거

마치며 — 6강 예고

오늘 강의를 정리하면, 식각은 화학의 선택성과 물리의 방향성을 어떻게 배합하느냐의 기술이었어요. 화학만 쓰면 옆으로 번지고, 물리만 쓰면 아무거나 다 깎아버립니다. 그 사이의 좁은 최적점을 가스 조합·압력·파워·온도로 찾아내는 게 레시피고, 1강에서 말한 "회사의 진짜 기밀"이 바로 이런 것들입니다.

6강은 도핑 심화 — 이온 주입과 어닐링입니다. 1차 시리즈 3강에서 도핑 개념을, 9강에서 이온 주입을 짧게 봤는데, 이번엔 제대로 파고들 거예요. 불순물을 원하는 깊이에 정확히 심는 물리(LSS 이론, 채널링), 그리고 심은 뒤 결정 손상을 복구하면서도 불순물이 퍼지지 않게 해야 하는 어닐링의 딜레마를 다룹니다. 밀리초 단위로 웨이퍼를 지지는 기술이 왜 필요한지 보시게 될 거예요.

[Series 3: 반도체 공정 심화] 4강: 사진식각 심화 ② — 멀티패터닝과 EUV, 한계를 우회한 20년

게이트올어라운드 — Sun, 9 Aug 2026 09:04:00 +0900

3강 마지막에 계산 하나를 남겨뒀죠.

193nm × k₁(0.25) / NA(1.35) ≈ 36nm

193nm 액침 노광의 물리적 한계가 36nm입니다. 그런데 산업은 2010년대에 이미 20nm, 14nm, 10nm 공정을 양산했어요. EUV는 2019년에야 상용화됐고요. 그 사이 10년 가까이, 36nm짜리 도구로 그보다 훨씬 작은 걸 어떻게 만들었을까요?

오늘 강의는 그 트릭에서 시작합니다.

그리고 솔직히 말씀드리면, 이 이야기는 "우아한 물리"보다는 "처절한 공학"에 가까워요. 인류가 물리 법칙을 이길 수 없을 때 어떻게 우회하는지 보여주는 사례입니다.

1. 발상의 전환 — 한 번에 못 그리면 나눠 그리자

레일리 기준의 진짜 의미를 다시 봅시다. R = k₁λ/NA는 "한 번의 노광으로 그릴 수 있는 최소 피치" 를 말합니다. 여기서 핵심은 피치(pitch) 예요. 선과 간격을 합친 반복 주기죠.

그러니까 이 한계는 "선을 얼마나 가늘게 그리냐"가 아니라 "선들을 얼마나 촘촘히 배치하냐"에 걸려 있습니다. 그렇다면 이런 발상이 가능해요. 성긴 패턴을 두 번 그려서 겹치면, 결과적으로 촘촘한 패턴이 되지 않을까?

이게 더블 패터닝(Double Patterning) 의 아이디어입니다. 홀수 번째 선을 한 번 그리고, 짝수 번째 선을 또 한 번 그리면, 각 노광은 물리 한계 안에 있으면서 최종 결과는 그 절반 피치가 됩니다.

말은 간단한데 현실은 그렇지 않아요. 방식이 크게 두 갈래로 나뉩니다.

LELE (Litho-Etch-Litho-Etch) : 노광→식각을 두 번 반복합니다. 첫 번째 패턴을 하드마스크에 새기고, 그 위에 다시 PR을 발라 두 번째 패턴을 새기는 방식이에요. 직관적이지만 치명적 약점이 있습니다. 두 노광 사이의 오버레이 오차가 그대로 선 간격 편차가 됩니다.

3강에서 "오버레이는 돈으로 못 산다"고 했던 이유가 여기서 드러나요. 정렬이 1nm만 어긋나도 홀수 선과 짝수 선의 간격이 달라지고, 이게 소자 특성 산포로 이어집니다.

SADP (Self-Aligned Double Patterning) : 이 문제를 아예 회피하는 영리한 방법이에요. 순서가 이렇습니다.

① 성긴 패턴(맨드릴, mandrel)을 노광으로 만든다
② 그 위에 얇은 막을 컨포멀하게 증착한다 (ALD가 여기서 활약)
③ 수직 이방성 식각으로 위·아래 막을 제거하면 맨드릴 양 옆면에만 얇은 벽(스페이서)이 남는다
④ 맨드릴을 녹여 없애면, 스페이서만 남아 원래의 2배 밀도 패턴이 완성된다

SADP (Self-Aligned Double Patterning)

핵심은 최종 선폭이 증착 두께로 결정된다는 겁니다. 노광 정밀도가 아니라요.

ALD는 원자층 단위로 두께를 제어할 수 있으니, 노광기보다 훨씬 정밀합니다. 그리고 스페이서는 맨드릴에 자기정렬(self-aligned)되므로 오버레이 오차가 원리적으로 발생하지 않아요.

이걸 한 번 더 반복하면 SAQP(Quadruple, 4배), 또 하면 SAOP(Octuple, 8배) 가 됩니다. 7nm 공정의 핀 패턴이 SAQP로 만들어졌어요. 36nm 한계로 시작해서 9nm 피치까지 간 겁니다.

2. 멀티패터닝의 청구서

SADP가 우아하긴 한데, 공짜가 아닙니다. 이 부분은 기사에서 잘 안 다뤄지는 이야기예요.

공정 스텝이 폭증합니다.

한 층을 만드는 데 노광 1회면 끝나던 게, SADP는 증착·식각·제거가 추가되고 SAQP는 그걸 두 번 반복해요. 10nm 공정에서 마스크 수가 60장을 넘고 총 스텝이 1,500을 넘어간 주된 이유가 멀티패터닝입니다. 1강의 수율 곱셈을 떠올려 보세요. 스텝이 늘면 수율은 곱으로 떨어지고, 사이클 타임(웨이퍼 한 장이 팹을 통과하는 시간)도 길어집니다.

"컷 마스크"가 필요합니다.

SADP로 만들어지는 건 규칙적인 라인 패턴뿐이에요. 실제 회로는 선을 끊고 이어야 하는데, 이걸 위해 별도의 컷(cut) 마스크로 원하는 부분을 잘라냅니다. 결국 노광 횟수가 다시 늘어나고, 이 컷 마스크의 오버레이 정밀도가 새 병목이 돼요.

설계 자유도가 제약됩니다.

아무 모양이나 그릴 수 없고, 정해진 방향의 규칙적 격자 위에서만 설계해야 합니다. 이걸 DFM(Design for Manufacturability) 이라고 하는데, 회로 설계자 입장에서는 "물리적으로 가능한 레이아웃"의 범위가 좁아진 거예요. Series 2에서 FinFET이 W를 양자화했다고 했죠. 비슷한 종류의 제약이 레이아웃 층위에서도 일어났습니다.

정리하면 멀티패터닝은 노광의 물리 한계를 공정 복잡도와 맞바꾼 거래였어요. 그리고 이 거래가 점점 불리해지면서, 업계는 20년 가까이 기다려온 EUV를 마침내 받아들이게 됩니다.

3. EUV — 왜 20년이나 걸렸나

1차 시리즈에서 EUV를 "미친 기술"이라고 표현했는데, 오늘은 왜 그 개발이 그토록 오래 걸렸는지를 구체적으로 짚어볼게요. 13.5nm라는 파장이 만드는 문제들이 하나같이 근본적입니다.

모든 물질이 EUV를 흡수합니다.

13.5nm는 연X선 영역에 가까워서 공기에도, 유리에도 흡수돼요. 그래서 렌즈를 쓸 수 없습니다. 굴절 광학이 아예 불가능해서 전 광학계를 반사 거울로 구성해야 하고, 장비 전체가 진공 상태여야 합니다.

거울조차 EUV를 잘 반사하지 못합니다.

일반 금속 거울의 EUV 반사율은 사실상 0에 가까워요. 그래서 Mo(몰리브덴)와 Si를 수십 층 번갈아 쌓아 간섭으로 반사시키는 다층막 거울(Bragg reflector) 을 씁니다. 그런데 이것도 반사율이 약 70%예요. 광학계에 거울이 10장 들어가면 0.7¹⁰ ≈ 2.8% 만 웨이퍼에 도달합니다. 광원에서 나온 빛의 97%가 버려지는 거예요.

마스크도 반사형입니다.

빛이 통과할 수 없으니 마스크가 투과형이 아니라 반사형이어야 하고, 여기에 결함이 하나라도 있으면 그 마스크로 찍은 모든 칩에 같은 결함이 반복됩니다. EUV 마스크는 결함 검사와 수리 자체가 별도의 산업이 됐어요.

광원이 극단적입니다.

1차 시리즈에서 짧게 언급한 그 방식인데, 다시 봐도 비현실적입니다. 미세한 주석(Sn) 방울을 초당 수만 번 떨어뜨리고, 각 방울에 고출력 CO₂ 레이저를 두 번 쏩니다. 첫 번째 펄스로 방울을 팬케이크처럼 납작하게 만들고, 두 번째 펄스로 플라즈마화해서 EUV를 뽑아내요. 이 과정을 초당 5만 회 반복하면서 안정적인 출력을 유지해야 합니다.

펠리클 문제.

마스크에 파티클이 앉는 걸 막는 보호막을 펠리클이라고 하는데, EUV는 투과성이 나빠서 얇은 막조차 빛을 상당히 잡아먹습니다. 투과율을 확보하면서 EUV 플라즈마 환경을 견디는 펠리클 개발이 오랫동안 난제였어요.

이 모든 걸 종합하면, EUV 개발이 20년 걸린 게 오히려 놀랍지 않습니다. 그리고 이 기술을 완성한 회사가 전 세계에 ASML 하나뿐이라는 사실이, 지금의 지정학적 긴장까지 만들어낸 배경이에요.

4. EUV가 왔는데도 멀티패터닝은 안 사라졌다

EUV 도입으로 모든 게 해결됐을까요? 여기서 냉정한 이야기를 해야 합니다.

EUV도 결국 한계에 부딪혔습니다.

초기 EUV의 NA는 0.33이었어요. 레일리 기준으로 계산하면 0.25 × 13.5 / 0.33 ≈ 10nm 정도가 단일 노광 한계입니다. 3nm, 2nm 공정으로 가면서 이 한계에도 걸리기 시작했고, 결국 EUV 멀티패터닝을 하고 있어요. 193nm 시절과 똑같은 트릭을 파장만 바꿔서 반복하는 겁니다.

그래서 나온 게 High-NA EUV (NA 0.55)예요. 2020년대 중반부터 도입이 시작됐는데, 이것도 대가가 있습니다. NA를 키우면 3강에서 배운 대로 DoF가 NA²에 반비례해서 급감하고, 광학 구조상 노광 필드가 절반으로 줄어듭니다(26×33mm → 26×16.5mm). 큰 칩은 두 번 나눠 찍고 이어붙여야 해요(field stitching). 장비 가격은 기존 EUV의 두 배 이상인 5,000억 원대입니다.

확률적 결함은 여전히 미해결입니다.

3강에서 다룬 그 문제예요. EUV 광자는 개수가 적어서 통계적 요동이 크고, 이게 패턴 거칠기와 무작위 불량으로 나타납니다. 노광량을 늘리면 완화되지만 그만큼 처리량이 떨어져 원가가 오릅니다. RLS 트레이드오프가 EUV 시대에도 그대로 살아있어요.

처리량과 가동률.

EUV 장비의 시간당 웨이퍼 처리량은 오랫동안 개선 과제였고, 광원 출력과 가동률(uptime)이 곧 팹의 생산성과 직결됩니다. 장비를 사는 것과 그걸 안정적으로 돌리는 건 다른 문제예요.

정리하면, EUV는 멀티패터닝을 없앤 게 아니라 미룬 것입니다.

193nm로 8배까지 쥐어짜던 걸 13.5nm로 다시 시작한 거죠. 미세화의 역사는 이렇게 "새 도구 도입 → 한계까지 사용 → 트릭으로 연장 → 다시 새 도구"의 반복이었습니다.

5. OPC와 계산 리소그래피 — 소프트웨어의 영역

마지막으로 잘 안 알려진 축을 하나 소개할게요. 노광은 이제 광학과 화학만의 문제가 아니라 컴퓨팅의 문제이기도 합니다.

파장보다 작은 패턴을 그리면 회절 때문에 마스크 모양과 웨이퍼 결과가 크게 달라집니다. 사각형을 그리면 모서리가 둥글게 뭉개지고, 선 끝이 짧아지고, 주변 패턴 밀도에 따라 선폭이 달라져요. 그래서 의도적으로 왜곡된 마스크를 만듭니다. 결과가 원하는 모양이 되도록 역산해서요. 이게 OPC(Optical Proximity Correction) 입니다.

모서리에 작은 사각형을 덧붙이고(serif), 선 끝을 늘리고(hammerhead), 해상되지 않는 미세 보조 패턴(SRAF)을 주변에 배치해 회절 조건을 조정합니다. 마스크 도면을 실제로 보면 원래 회로 도면과 상당히 다르게 생겼어요.

문제는 계산량입니다. 칩 하나의 마스크 데이터에 OPC를 적용하려면 대규모 서버 클러스터로 수일이 걸립니다.

최근에는 마스크 전체를 자유 형상으로 최적화하는 ILT(Inverse Lithography Technology) 와 여기에 머신러닝을 접목하는 시도가 활발해요. 반도체 미세화의 한 축이 이제 소프트웨어와 컴퓨팅 파워라는 게, 개인적으로는 이 분야에서 가장 흥미로운 변화 중 하나라고 생각합니다.

오늘 강의 핵심 정리

개념내용

멀티패터닝	성긴 패턴을 여러 번 겹쳐 물리 한계 우회
LELE	노광-식각 2회 반복, 오버레이 오차가 선폭 편차로
SADP/SAQP	스페이서 자기정렬, 선폭=ALD 두께, 오버레이 무관
멀티패터닝의 대가	스텝·마스크 수 폭증, 컷 마스크 필요, 설계 자유도 제약
EUV의 난제	전 반사 광학, 진공, 다층막 거울(반사율 70%), 주석 플라즈마 광원, 펠리클
EUV의 한계	NA 0.33 → 단일 노광 약 10nm, 결국 EUV 멀티패터닝
High-NA EUV	NA 0.55, 필드 절반 축소, 가격 2배 이상
OPC/ILT	회절 보정을 위한 계산 리소그래피, 서버 클러스터로 수일

마치며 — 5강 예고

3~4강에 걸쳐 "빛으로 어떻게 빛보다 작은 걸 그리는가"를 따라왔습니다.

답은 우아한 물리가 아니라 여러 개의 우회로를 겹쳐 쌓은 공학이었어요. 액침으로 NA를 짜내고, 스페이서로 밀도를 두 배씩 불리고, 마스크를 일부러 왜곡하고, 끝내 새 파장을 개발해서 다시 그 과정을 반복하는 방식으로요.

5강은 식각(Etching) 입니다.

오늘 노광으로 그린 패턴은 아직 PR 위의 그림일 뿐이에요. 이걸 실제 재료에 새겨 넣는 게 식각이고, 여기서도 플라즈마 물리와 화학이 얽힌 흥미로운 세계가 펼쳐집니다. 특히 3D NAND의 수백 층을 수직으로 뚫는 고종횡비 식각은 현대 공정의 극한 난제 중 하나예요.

[Series 3: 반도체 공정 심화] 3강: 사진식각 심화 ① — 빛으로 나노를 그리는 물리

게이트올어라운드 — Sun, 2 Aug 2026 16:37:09 +0900

드디어 사진식각입니다. 1차 시리즈 9강에서 5단계 흐름으로 훑었던 그 공정인데, 오늘부터 두 강의에 걸쳐 제대로 파고들 거예요.

먼저 이 공정의 위상을 숫자로 말씀드릴게요. 최신 팹 장비 투자액의 30~40%가 노광 장비입니다. EUV 한 대가 2,000억 원이 넘고, 팹 하나에 수십 대가 들어가요. 그리고 공정 스텝 중 노광은 세정 다음으로 많이 반복됩니다(마스크 60~80장 × 관련 스텝). 반도체 산업에서 "미세공정 경쟁"이라고 부르는 것의 실체는 사실상 노광 경쟁이에요.

오늘 강의의 큰 질문은 이겁니다. "빛으로 그림을 그리는데, 어떻게 빛의 파장보다 훨씬 작은 걸 그릴 수 있을까?" 193nm 빛으로 7nm 패턴을 만들고 있다는 게 물리적으로 말이 되나요? 이 모순을 이해하는 게 3~4강의 핵심입니다.

1. 노광의 광학 — 축소 투영이라는 아이디어

먼저 오해 하나를 풀고 갈게요. 마스크와 웨이퍼가 밀착해서 도장 찍듯 찍는 게 아닙니다. 초창기(1970년대)에는 그랬어요(contact printing). 마스크를 웨이퍼에 대고 빛을 쬐는 방식인데, 마스크가 긁히고 오염되고 파티클이 옮겨붙어서 금방 버려졌습니다.

현대 노광기는 축소 투영(reduction projection) 방식입니다. 마스크(레티클)에 그려진 패턴을 렌즈로 4배 축소해서 웨이퍼에 투영해요. 웨이퍼에 20nm 패턴을 만들려면 마스크에는 80nm로 그리면 되는 겁니다. 마스크 제작 난이도가 4배 낮아지고, 마스크의 작은 결함도 4배 작게 축소되니 영향이 줄어요.

그리고 웨이퍼 전체를 한 번에 찍지 않습니다. 렌즈가 고품질 상을 만들 수 있는 영역은 제한적이라(최대 노광 필드 약 26mm × 33mm), 이 영역만큼 찍고 → 웨이퍼를 옮기고 → 또 찍고를 반복해요. 이 동작 때문에 노광기를 스테퍼(stepper) 라고 불렀고, 현대의 스캐너(scanner) 는 마스크와 웨이퍼를 반대 방향으로 동기화해서 움직이며 스캔합니다. 300mm 웨이퍼 한 장에 이 샷(shot)이 보통 80~100번 들어가요.

여기서 정밀도 감각을 하나 드릴게요. 웨이퍼 스테이지는 이 동작을 초당 수 회 반복하면서, 위치를 나노미터 단위로 제어합니다. 무거운 스테이지를 초고속으로 가감속하면서 나노미터 정밀도를 유지하는 기계 공학이 ASML 장비의 숨은 핵심이에요. 광학만 대단한 게 아닙니다.

2. 해상도의 물리 — 레일리 기준

이제 핵심 공식으로 갑니다. 노광으로 그릴 수 있는 최소 선폭은 레일리 기준(Rayleigh criterion) 으로 결정돼요.

R = k₁ · λ / NA

R : 해상 가능한 최소 선폭 (작을수록 좋음)
λ : 광원 파장
NA : 렌즈의 개구수(Numerical Aperture) = n·sin θ
k₁ : 공정 계수 (물리적 하한 0.25)

이 식이 노광 기술 60년 역사의 전부를 요약합니다. R을 줄이려면 방법이 딱 세 개뿐이에요. λ를 줄이거나, NA를 키우거나, k₁을 줄이거나.

λ 줄이기 : 1차 시리즈에서 본 흐름입니다. 436nm(g-line) → 365nm(i-line) → 248nm(KrF) → 193nm(ArF) → 13.5nm(EUV). 가장 직접적인 방법이지만, 광원과 렌즈 재료를 전부 새로 개발해야 해서 가장 비쌉니다. 193nm에서 13.5nm로 가는 데 20년 넘게 걸렸어요.

NA 키우기 : NA = n·sinθ에서 θ는 렌즈가 빛을 받아들이는 각도예요. 렌즈를 크게 만들면 커지는데, 공기 중(n=1)에서는 sinθ < 1이므로 NA는 1을 못 넘습니다. 그래서 나온 게 액침 노광(immersion lithography) 이에요. 렌즈와 웨이퍼 사이를 물(n=1.44)로 채워서 NA를 1.35까지 끌어올렸습니다. 193nm 액침 노광이 10년 넘게 산업을 먹여 살렸어요.

k₁ 줄이기 : 여기가 4강의 주제입니다. 물리적 하한이 0.25인데, 이건 "단일 노광으로 그릴 수 있는 한계"예요. 멀티패터닝은 이 하한을 우회하는 트릭입니다.

여기에 또 하나 중요한 지표가 초점심도(DoF, Depth of Focus) 예요.

DoF = k₂ · λ / NA²

초점이 맞는 두께 범위인데, NA의 제곱에 반비례합니다. NA를 키워서 해상도를 얻으면 DoF를 잃어요. 최신 공정의 DoF는 100nm 이하입니다. 웨이퍼 표면이 그보다 더 울퉁불퉁하면 어떤 부분은 초점이 안 맞아요. 그래서 CMP(평탄화)가 그토록 중요합니다. 1강에서 공정을 루프라고 했는데, 노광이 요구하는 평탄도가 CMP를 강제하고, CMP가 다시 세정을 부르는 식으로 공정들이 서로를 규정합니다.

레일리 기준과 해상도 개선 3가지 방법 다이어그램

3. 포토레지스트 — 빛을 패턴으로 번역하는 화학

광학이 절반이라면 나머지 절반은 포토레지스트(PR) 의 화학입니다. 아무리 완벽한 상(image)을 만들어도, 그걸 받아 적는 필름이 나쁘면 소용없어요.

PR은 크게 두 종류입니다.

Positive PR (양성) : 빛을 받은 부분이 현상액에 녹습니다. 마스크의 뚫린 모양이 그대로 PR에 구멍으로 남아요. 해상도가 좋아서 현대 공정의 주류입니다.

Negative PR (음성) : 빛을 받은 부분이 오히려 굳어서 남습니다. 마스크와 반대 패턴이 생겨요. 감도가 좋고 밀착성이 뛰어나 일부 용도에 쓰입니다.

여기서 현대 노광의 핵심 발명 하나를 소개할게요. 화학증폭형 레지스트(CAR, Chemically Amplified Resist) 입니다.

문제는 이거였어요. 파장이 짧아질수록 광원 만들기가 어려워서 빛의 양(광자 수)이 부족해집니다. 그런데 PR은 일정량의 빛을 받아야 반응해요. 노광 시간을 늘리면 되지만, 그러면 처리량(throughput)이 떨어져서 웨이퍼당 원가가 치솟습니다.

CAR의 해법이 영리합니다. 빛이 직접 고분자를 분해하게 하는 대신, 빛으로 산(acid)을 하나 만들고, 그 산이 촉매처럼 연쇄 반응을 일으켜 수백~수천 개의 결합을 끊게 하는 거예요. 광자 한 개가 하는 일을 수백 배로 증폭하는 셈이죠. 노광 후 가열하는 PEB(Post Exposure Bake) 단계가 이 산의 확산과 반응을 일으키는 과정이에요. IBM에서 1980년대에 개발된 이 기술 덕분에 KrF 이후의 모든 노광이 가능해졌습니다.

물론 대가가 있어요. 산이 확산해야 하는데, 확산이 너무 많으면 패턴 경계가 뭉개집니다. 해상도와 감도가 정면으로 충돌해요. 이게 다음 절의 주제로 이어집니다.

4. RLS 트라이앵글 — 세 마리 토끼를 못 잡는 이유

노광 분야에서 유명한 딜레마가 RLS 트레이드오프입니다. 세 가지를 동시에 만족시킬 수 없다는 삼각 딜레마예요.

R (Resolution, 해상도) : 얼마나 작은 패턴을 그릴 수 있는가
L (LER/LWR, 선폭 거칠기) : 패턴 가장자리가 얼마나 매끄러운가
S (Sensitivity, 감도) : 얼마나 적은 빛으로 반응하는가

셋 중 둘을 좋게 하면 나머지 하나가 나빠집니다. 감도를 높이려고 산 확산을 늘리면 해상도와 거칠기가 나빠지고, 거칠기를 잡으려고 확산을 줄이면 감도가 떨어져서 노광 시간이 길어지고 원가가 오릅니다.

LER(Line Edge Roughness) 은 특히 EUV 시대에 심각해졌어요. 이유가 좀 근본적입니다. EUV는 광자 하나의 에너지가 크기 때문에(13.5nm ≈ 92eV), 같은 노광량을 주려면 광자 개수가 적어집니다. 광자가 적으면 통계적 산탄 잡음(shot noise) 이 커져요. 어떤 지점에는 광자가 우연히 많이 오고 어떤 지점엔 적게 오는 무작위성이 패턴 경계를 울퉁불퉁하게 만듭니다.

이건 장비를 개선해서 해결되는 문제가 아니라 양자역학적 통계의 문제예요. 확률적 결함(stochastic defect)이라고 부르는데, 아무리 완벽한 공정에서도 확률적으로 특정 홀이 안 뚫리거나 라인이 끊기는 일이 발생합니다. EUV 시대의 가장 골치 아픈 난제 중 하나이고, 아직 완전한 해법이 없어요.

5. 오버레이 — 잊혀지기 쉬운 진짜 난제

해상도 얘기만 하다 보면 놓치는 게 있어요. 오버레이(overlay) — 층간 정렬 정확도입니다.

1강에서 봤듯 칩은 60~80장의 마스크를 겹쳐 만듭니다. 각 층이 이전 층과 정확히 맞아야 해요. 게이트가 소스/드레인 사이에 정확히 앉아야 하고, 비아가 아래층 배선 위에 정확히 뚫려야 합니다. 최신 공정의 오버레이 요구 정밀도는 1~2nm 수준이에요.

이게 왜 어렵냐면, 웨이퍼는 공정 중에 변형되기 때문입니다. 고온 공정을 거치면 열팽창하고, 박막이 쌓이면 응력으로 휘고(wafer warpage), 이전 층 패턴 자체가 미세하게 뒤틀려 있어요. 노광기는 웨이퍼의 정렬 마크를 읽어 이 변형을 측정하고 보정하지만, 완벽할 수는 없습니다.

그리고 4강에서 볼 멀티패터닝은 이 문제를 증폭시켜요. 한 층을 두 번 나눠 그리면 두 패턴 사이의 정렬 오차가 그대로 선폭 편차가 됩니다. 해상도는 돈으로 살 수 있지만 오버레이는 그렇지 않다는 말이 업계에 있을 정도예요.

오늘 강의 핵심 정리

개념내용

축소 투영	마스크 패턴을 4배 축소 투영, 샷 단위로 반복 노광
레일리 기준	R = k₁·λ/NA — 해상도 개선의 세 가지 길
초점심도	DoF = k₂·λ/NA² — NA 키우면 DoF 급감, CMP 필수화
액침 노광	물(n=1.44)로 NA를 1.35까지 확장
CAR	빛→산 생성→촉매 연쇄반응으로 감도 수백 배 증폭
RLS 트레이드오프	해상도·거칠기·감도 셋 중 둘만
확률적 결함	EUV의 적은 광자 수 → 산탄 잡음 → 통계적 불량
오버레이	층간 정렬 1~2nm 요구, 웨이퍼 변형과의 싸움

마치며 — 4강 예고

오늘 강의 첫머리의 질문으로 돌아가 볼게요. "193nm 빛으로 어떻게 7nm를 그리나?" 오늘 배운 걸로 답의 절반이 나왔습니다. 액침으로 NA를 1.35까지 올렸고, k₁을 물리 하한 0.25까지 밀어붙였어요. 그래도 193 × 0.25 / 1.35 ≈ 36nm가 한계입니다. 7nm는커녕 36nm에서 멈춰야 해요.

그럼 나머지는 어떻게 한 걸까요? 답이 4강입니다. 멀티패터닝 — 한 층을 여러 번 나눠 그려서 물리 한계를 우회하는 트릭, 그리고 EUV의 등장과 그 이면의 문제들. 오늘 배운 레일리 공식과 확률적 결함이 그대로 이어집니다.

[Series 3: 반도체 공정 심화] 2강: 산화와 세정 — 가장 수수해 보이는 공정이 승부를 갈랐다

게이트올어라운드 — Fri, 24 Jul 2026 23:27:23 +0900

1강 예고에서 말씀드렸죠. 오늘 주제는 예고편만 보면 제일 재미없어 보이는 조합이라고요. 산화는 "실리콘을 녹슬게 하는 것"이고 세정은 "설거지"니까요. 근데 오늘 강의를 다 읽고 나면 생각이 좀 달라지실 거라고 자신합니다.

먼저 도발적인 질문 하나로 시작할게요. 게르마늄(Ge)은 실리콘보다 전자 이동도가 2배 이상 높습니다. 실제로 최초의 트랜지스터(1947년)는 게르마늄으로 만들어졌어요. 그런데 왜 우리는 "실리콘 밸리"에 살지 "게르마늄 밸리"에 살지 않을까요?

답이 오늘의 첫 번째 주제입니다.

1. 실리콘이 이긴 진짜 이유 — SiO₂라는 기적

실리콘을 고온의 산소 분위기에 노출시키면 표면에 SiO₂ 산화막이 자랍니다. 이 산화막이 얼마나 대단하냐면:

절연성이 탁월합니다. 밴드갭 약 9eV, 절연파괴 전계 ~10 MV/cm. 몇 nm 두께로도 훌륭한 절연체 역할을 해요.

계면이 깨끗합니다. Si와 SiO₂의 경계에는 결함(계면 트랩)이 놀랄 만큼 적어요. 잘 만든 계면의 트랩 밀도는 10¹⁰ /cm²·eV 수준인데, 이건 표면 원자 10만 개 중 1개꼴로만 결함이 있다는 뜻입니다. MOSFET의 채널이 바로 이 계면에 형성되니까, 계면 품질이 곧 소자 품질이에요.

저절로, 균일하게 자랍니다. 증착이 아니라 실리콘 자신이 변해서 생기는 막이라 밀착성이 완벽하고 핀홀이 없어요.

이제 게르마늄의 비극을 볼 차례입니다. 게르마늄의 산화막 GeO₂는 물에 녹습니다. 세정하면 산화막이 씻겨 나가요. 열적으로도 불안정해서 400°C 부근에서 승화하기 시작합니다. 아무리 채널 이동도가 좋아도 안정적인 게이트 절연막과 보호막을 못 만들면 MOSFET을 못 만들어요. 실리콘은 반도체로서 이긴 게 아니라, 산화막으로 이겼습니다. 이 관점은 Series 2 마지막 강의에서 말한 "실리콘의 총체적 균형"의 핵심 조각이에요.

2. 열산화 — Deal-Grove 모델

산화막을 키우는 대표적 방법이 열산화(thermal oxidation) 입니다. 웨이퍼를 900~1200°C 노(furnace)에 넣고 산화 가스를 흘리는 거예요. 방식은 두 가지입니다.

건식 산화(Dry oxidation) : Si + O₂ → SiO₂. 성장 속도가 느리지만 막질이 치밀하고 좋습니다. 게이트 산화막처럼 품질이 생명인 얇은 막에 사용해요.

습식 산화(Wet oxidation) : Si + 2H₂O → SiO₂ + 2H₂. 수증기를 쓰면 성장이 훨씬 빨라요. 막질은 건식보다 떨어지지만, 소자 분리용 두꺼운 산화막처럼 "두께가 목적"일 때 씁니다.

산화막이 자라는 속도는 Deal-Grove 모델로 설명됩니다. 이 모델의 통찰이 우아해요. 산화가 진행되려면 산소가 이미 자라 있는 산화막을 뚫고 확산해서 Si 표면까지 도달해야 합니다. 즉 막이 두꺼워질수록 산소의 여행 거리가 길어져서 성장이 느려져요.

x² + A·x = B·(t + τ)

x는 산화막 두께, t는 시간이에요. 초기(얇을 때)는 표면 반응이 병목이라 두께가 시간에 선형으로 자라고(x ∝ t), 두꺼워지면 확산이 병목이 되어 포물선형으로 느려집니다(x ∝ √t). 100nm를 키우는 데 1시간이 걸렸다면 200nm에는 4시간 가까이 걸리는 식이에요.

한 가지 재미있는 디테일: 산화막이 자랄 때 실리콘이 소모됩니다. 산화막 두께의 약 44%에 해당하는 실리콘이 먹혀 들어가요. 100nm 산화막이 자라면 원래 웨이퍼 표면에서 44nm가 사라진 겁니다. 산화막의 46%는 원래 표면 아래에, 54%는 위에 있는 셈이죠. 공정 설계할 때 이 소모량을 계산에 넣어야 합니다.

그리고 현대 공정의 솔직한 현실 하나. Series 2에서 배웠듯 최첨단 게이트 절연막은 이제 열산화 SiO₂가 아니라 ALD로 증착한 High-k(HfO₂) 입니다. "그럼 열산화는 은퇴한 거 아닌가?" 싶으실 텐데, 아니에요. High-k 아래에도 0.5~1nm의 SiO₂ 계면층(interfacial layer)이 여전히 필요하고(HfO₂를 Si에 직접 붙이면 계면 트랩이 폭증합니다), 소자 분리·희생 산화막·주입 버퍼 등 열산화가 쓰이는 자리는 여전히 많습니다. 주연에서 명조연으로 바뀐 것뿐이에요.

열산화 Deal-Grove 모델과 실리콘 소모 다이어그램

3. 세정 — 팹에서 가장 많이 반복되는 공정

이제 "설거지" 차례입니다. 시작 전에 숫자 하나 던질게요. 전체 공정 스텝 중 세정이 차지하는 비율이 대략 30% 안팎입니다. 1,000 스텝짜리 공정이면 200~300번이 세정이에요. 노광도 식각도 아닌 세정이 최다 출연 공정입니다.

왜 이렇게 자주 씻어야 할까요? 1강의 수율 곱셈을 떠올려 보세요. 오염은 다음 세 종류인데, 각각이 소자를 죽이는 방식이 다릅니다.

파티클(입자) : 먼지 한 톨이 패턴 위에 앉으면 그 자리의 노광이나 식각이 막혀서 회로가 끊기거나 붙습니다. 최신 공정에서는 10nm급 입자도 킬러 결함이에요.

금속 오염 : Fe, Cu, Na 같은 금속 원자가 표면에 흡착하면 실리콘 안으로 확산해 들어가서 접합 누설을 만들고 산화막 수명을 갉아먹습니다. ppb(10억분의 1) 수준까지 관리해야 해요.

유기물/자연산화막 : PR 잔여물 같은 유기물, 그리고 공기 중에 두면 저절로 생기는 1~2nm의 자연산화막(native oxide)이 다음 공정을 방해합니다.

이 세 가지를 없애는 고전적 레시피가 1970년 RCA사에서 개발된 RCA 세정이고, 반세기가 지난 지금도 변형된 형태로 표준입니다.

SC-1 (NH₄OH + H₂O₂ + H₂O) : 알칼리성 용액으로 유기물과 파티클을 제거합니다. 표면을 아주 살짝 녹였다 다시 산화시키는 과정에서 붙어 있던 입자를 들어 올리는(lift-off) 원리예요.

SC-2 (HCl + H₂O₂ + H₂O) : 산성 용액으로 금속 오염을 녹여냅니다.

DHF (묽은 불산) : 자연산화막을 벗겨냅니다. SiO₂를 녹이는 몇 안 되는 약품이 HF예요. HF 처리 직후의 실리콘 표면은 수소로 마감되어(H-terminated) 잠시 동안 산화가 억제되는데, 이 "깨끗한 골든타임" 안에 다음 공정에 넣는 게 노하우입니다.

세정 얘기가 나온 김에 안전 얘기도 안 할 수가 없네요. HF는 반도체 팹에서 가장 무서운 약품으로 꼽힙니다. 피부에 닿아도 즉시 아프지 않은데, 불소 이온이 조직 깊숙이 침투해서 칼슘과 반응하며 심각한 손상을 일으켜요. 학부 실험실에서 HF 안전교육을 받을 때 교수님이 "이건 화상이 아니라 중독"이라고 하셨던 게 아직도 기억납니다. 2012년 구미 불산 누출 사고를 기억하시는 분이라면 이 물질의 위험성이 와닿으실 거예요.

4. 세정의 딜레마 — 씻는 것도 공격이다

여기서부터가 현대 세정의 진짜 어려움입니다. 세정은 공짜가 아니에요. 씻는 행위 자체가 웨이퍼를 훼손합니다.

패턴 붕괴(pattern collapse) : 세정 후 건조 과정에서 물이 마르면서 표면장력이 작용하는데, 종횡비가 큰 미세 패턴들은 이 힘에 옆으로 쓰러지거나 서로 달라붙습니다. 젖은 붓끝이 마르면서 뭉치는 것과 같은 원리예요. 나노 구조물에게 물의 표면장력은 재앙 수준의 힘입니다. 그래서 표면장력이 0에 가까운 초임계 CO₂ 건조 같은 기술이 첨단 공정에 도입됐어요.

재료 손실(material loss) : SC-1은 파티클을 떼면서 실리콘도 아주 조금 녹입니다. 옛날에는 무시했지만, 채널이 원자 수십 층 두께인 GAA 나노시트 시대에는 세정 몇 번의 손실도 소자 치수를 바꿔요.

대체 불가 문제 : "그럼 덜 씻으면 되지 않나?"가 안 되는 게, 1강의 곱셈 때문입니다. 오염을 남기면 수율이 죽고, 씻으면 패턴이 다칩니다. 현대 세정 공정 개발은 이 두 절벽 사이의 좁은 길을 찾는 일이에요. "지루한 공정"이라는 첫인상과 달리, 세정은 지금 이 순간에도 가장 활발하게 연구되는 분야 중 하나입니다.

오늘 강의 핵심 정리

개념내용

실리콘 승리의 비밀	반도체 성능이 아니라 SiO₂ 산화막의 품질 (GeO₂는 물에 녹음)
건식 vs 습식 산화	건식=느리지만 고품질(게이트용), 습식=빠르지만 거침(후막용)
Deal-Grove	얇을 때 선형(반응 병목) → 두꺼우면 √t(확산 병목)
실리콘 소모	산화막 두께의 44%만큼 Si가 소모됨
RCA 세정	SC-1(파티클·유기물) + SC-2(금속) + DHF(자연산화막)
세정의 비중	전체 스텝의 약 30% — 최다 반복 공정
세정의 딜레마	안 씻으면 수율 사망, 씻으면 패턴 붕괴·재료 손실

마치며 — 3강 예고

오늘 강의의 메시지는 하나예요. 화려한 공정 뒤에는 수수한 공정이 승부를 결정하고 있다. 실리콘 산업 전체가 산화막 하나 위에 세워졌고, 수율은 설거지 실력이 지킵니다.

3강부터는 드디어 사진식각 심화로 들어갑니다. 1차 시리즈에서 5단계 흐름으로 훑었던 걸, 이번엔 포토레지스트의 화학부터 해상도 공식(레일리 기준)의 물리까지 파고들 거예요. "왜 빛의 파장보다 작은 패턴을 못 그리는가, 그런데 어떻게 그리고 있는가"라는 모순이 3~4강의 큰 줄기입니다.