[Series 3: 반도체 공정 심화] 9강: 패키징 — 후공정이 최전선이 된 이유

8강 마지막에 이런 말을 남겼어요.

"칩을 어떻게 더 작게 만들까"에서 "칩들을 어떻게 더 가깝게 붙일까"로.

 

오늘 그 이야기입니다.

 

먼저 솔직히 고백하면, 저는 학부 때 패키징을 거의 공부하지 않았어요. 커리큘럼에서도 마지막 주에 한 시간 정도 다루고 끝났고, "칩을 플라스틱으로 감싸고 다리를 붙이는 조립 공정" 정도로 이해했습니다. 실제로 오랫동안 업계에서도 후공정은 저부가가치 영역으로 취급됐어요. 전공정은 선진국이 하고 후공정은 인건비 싼 곳에서 한다는 인식이 있었습니다.

 

그런데 지금은 완전히 달라졌습니다. 엔비디아 GPU의 가격과 공급을 결정하는 병목이 TSMC의 CoWoS 패키징 capacity이고, SK하이닉스가 HBM으로 메모리 시장 판도를 뒤집었어요. 최신 반도체 뉴스의 상당수가 사실 패키징 이야기입니다. 오늘은 왜 이런 역전이 일어났는지를 봅니다.

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1. 패키징의 원래 역할

역전 이야기를 하기 전에, 패키징이 원래 무슨 일을 하는지부터 정리할게요. 네 가지 역할이 있습니다.

 

전기적 연결 : 칩의 미세한 패드(수십 μm)를 기판이나 보드의 큰 배선(수백 μm~mm)에 연결합니다. 스케일이 100배 이상 차이 나는 두 세계를 이어주는 변환 역할이에요.

 

기계적 보호 : 실리콘 다이는 얇고 잘 깨집니다. 습기와 충격, 오염으로부터 보호해야 해요.

 

열 방출 : 칩에서 나온 열을 밖으로 빼냅니다. 고성능 칩일수록 이 역할이 중요해져요.

 

전력 공급 : 안정적으로 전류를 공급하고, 순간적인 전류 변동에 의한 전압 흔들림을 억제합니다.

 

전통적인 방식은 와이어 본딩(wire bonding) 이었어요. 칩을 리드프레임에 붙이고, 금이나 구리 가는 선으로 칩 패드와 리드를 하나씩 이어주는 방식입니다. 저렴하고 검증된 기술이라 지금도 많은 제품에 쓰여요.

 

한계는 명확합니다. 칩 가장자리에만 패드를 배치할 수 있어서 연결 개수가 둘레에 제한됩니다. 그리고 와이어가 수 mm 길이라 인덕턴스가 커서 고주파 특성이 나빠요.

 

그래서 나온 게 플립칩(flip chip) 입니다. 칩을 뒤집어서(flip) 칩 표면 전체에 범프(bump, 작은 솔더 볼)를 배열하고 기판에 직접 붙이는 방식이에요. 칩 면적 전체를 쓸 수 있으니 연결 개수가 수천 개까지 늘고, 연결 길이가 짧아 전기 특성도 좋습니다. 고성능 칩의 표준이 됐어요.

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2. 역전의 배경 — 세 가지 압력

패키징이 최전선으로 올라온 데는 세 가지 압력이 겹쳤습니다.

 

첫째, 8강에서 본 배선 문제.

칩 안에서 신호가 멀리 갈수록 RC 지연이 심해집니다. 그럼 칩을 크게 만들면 만들수록 불리해요. 그런데 성능을 위해서는 트랜지스터가 더 많이 필요합니다. 이 모순의 해법 중 하나가 "큰 칩 하나 대신 작은 칩 여럿을 가깝게 배치"입니다.

 

둘째, 수율의 경제학.

1강에서 본 수율 곱셈을 떠올려 보세요. 웨이퍼에 결함이 무작위로 분포한다면, 칩이 클수록 결함을 만날 확률이 높아집니다. 면적이 2배면 불량률도 대략 2배예요. 800mm²짜리 거대 칩의 수율은 처참합니다. 그런데 같은 회로를 200mm² 칩 4개로 나누면, 불량 칩만 버리고 좋은 것만 골라 조합할 수 있어요. 칩렛(chiplet) 의 경제적 근거가 이겁니다.

 

셋째, 메모리 대역폭 병목.

이게 AI 시대에 가장 커진 압력이에요. GPU는 계산 능력이 폭발적으로 늘었는데, 메모리에서 데이터를 가져오는 속도가 못 따라갑니다. 1차 시리즈 10강에서 언급한 폰 노이만 병목의 현대판이죠. 기존 DDR 메모리는 보드 위 먼 거리를 좁은 배선으로 연결하니 대역폭에 한계가 있어요. 이 문제의 답이 HBM입니다.

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3. HBM — 메모리를 쌓아서 옆에 붙이다

HBM(High Bandwidth Memory) 은 이름 그대로 대역폭에 특화된 메모리입니다. 발상이 단순해요. DRAM 다이를 수직으로 쌓고, 프로세서 바로 옆에 붙인다.

여기서 핵심 기술이 TSV(Through-Silicon Via, 실리콘 관통 전극) 입니다. 실리콘 다이를 수직으로 관통하는 구멍을 뚫고 금속으로 채워서, 위아래 다이를 직접 연결하는 거예요. 5강에서 배운 HAR 식각이 여기서도 쓰입니다. 종횡비가 큰 구멍을 뚫고, 7강의 배리어와 8강의 전기도금으로 채웁니다. 전공정 기술이 그대로 후공정에 들어온 셈이에요.

 

HBM의 이점을 숫자로 보면 인상적입니다. 기존 DDR은 칩당 데이터 통로(I/O)가 수십 개 수준인데, HBM은 1024개 이상이에요. 통로 하나하나의 속도는 오히려 느리지만, 폭이 압도적으로 넓어서 총 대역폭이 몇 배 이상 높습니다. 게다가 거리가 짧아 신호 구동에 드는 전력도 적어요. 비트당 에너지 효율이 좋습니다.

 

대가는 있습니다. 제조가 어렵고 비쌉니다. 다이를 8~12층 쌓으면서 수천 개의 TSV를 정확히 정렬해야 하고, 한 층이라도 불량이면 전체가 불량이에요. 8강에서 CFET 얘기할 때 말한 그 곱셈 문제가 여기서도 나옵니다. 그리고 쌓인 다이 안쪽의 열을 빼내기가 어려워요.

 

최근에는 다이를 붙이는 방식도 진화하고 있습니다. 기존에는 마이크로 범프(작은 솔더 볼)로 연결했는데, 이 범프의 크기와 간격에 한계가 있어요. 그래서 범프 없이 구리 패드끼리 직접 접합하는 하이브리드 본딩(hybrid bonding) 이 도입되고 있습니다. 연결 밀도가 크게 올라가고 열 저항도 낮아지지만, 접합면의 청결도와 평탄도 요구가 극단적이라 난이도가 높아요.

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4. 2.5D와 3D — 붙이는 방식의 분류

패키징 구조를 이야기할 때 나오는 용어들을 정리하고 갈게요.

 

2D : 전통적 방식. 칩들이 기판 위에 나란히 놓이고 기판 배선으로 연결됩니다. 거리가 멀어요.

 

2.5D : 칩들 사이에 인터포저(interposer) 라는 중간 기판을 둡니다. 인터포저는 보통 실리콘으로 만들어져서, 일반 패키지 기판보다 훨씬 미세한 배선을 넣을 수 있어요. 칩들이 이 위에 나란히 올라가고 인터포저 배선으로 촘촘하게 연결됩니다. TSMC의 CoWoS(Chip on Wafer on Substrate) 가 대표적이고, 엔비디아 GPU + HBM 조합이 이 방식이에요. 요즘 "CoWoS 부족"이라는 뉴스가 나오는 이유입니다.

 

3D : 칩을 수직으로 쌓습니다. TSV나 하이브리드 본딩으로 위아래를 직접 연결해요. 거리가 가장 짧고 밀도가 가장 높지만, 열 문제가 가장 심각합니다. 위아래로 열이 갇히거든요. HBM 내부의 DRAM 적층이 3D이고, 최근에는 로직 다이끼리 쌓는 시도(TSMC SoIC, AMD의 3D V-Cache 등)도 제품화됐습니다.

여기서 짚어둘 점 하나. 3D가 항상 2.5D보다 좋은 게 아닙니다. 발열이 큰 로직끼리 쌓으면 열을 못 빼서 성능을 제한해야 해요. 그래서 실제로는 "열이 적은 것 위에 열이 많은 것" 같은 조합을 고민하거나, 애초에 2.5D로 옆에 배치하는 선택을 합니다. 구조 선택은 성능·발열·비용·수율의 종합 판단이에요.

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5. 칩렛 — 큰 칩을 나누는 전략

칩렛(chiplet) 은 하나의 큰 칩을 기능별로 나눈 작은 칩들을 말합니다. CPU 코어, I/O, 메모리 컨트롤러, 가속기를 따로 만들어 패키지 안에서 조합하는 거예요.

 

이점이 여러 가지입니다.

수율 : 앞서 말한 대로 작은 칩이 수율이 좋습니다. 불량품을 버리는 손실도 작아요.

공정 최적화 : 모든 회로가 최신 공정을 필요로 하지는 않습니다. CPU 코어는 3nm로 만들되, I/O 회로는 7nm나 그 이상의 성숙 공정으로 만들면 비용을 크게 줄일 수 있어요. Series 2 9강에서 "최첨단 공정은 비싸고 대부분의 칩은 성숙 공정에서 만들어진다"고 했는데, 칩렛은 이 둘을 한 패키지 안에서 섞는 방법입니다. 아날로그·RF 회로는 미세화 이득이 적으니 특히 그래요.

재사용과 조합 : 같은 I/O 칩렛을 여러 제품에 재사용하거나, 코어 개수만 바꿔 제품 라인업을 만들 수 있습니다. AMD가 이 전략으로 큰 성과를 냈어요.

칩렛의 경재학

 

물론 대가도 있습니다. 칩렛 사이를 오가는 신호는 칩 내부보다 느리고 전력을 더 씁니다. 그래서 자주 통신하는 블록끼리는 같은 칩렛에 두는 분할 설계가 중요해요. 그리고 여러 회사의 칩렛을 섞으려면 표준 인터페이스가 필요한데, UCIe 같은 표준화 작업이 진행 중이지만 아직 생태계가 완전히 성숙하지는 않았습니다.

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6. 냉정하게 볼 부분 — 패키징의 병목과 한계

여기까지 보면 패키징이 만능 해법처럼 보이는데, 균형을 위해 어려운 부분도 짚을게요.

 

열이 가장 큰 벽입니다. 칩을 가깝게 붙이고 쌓을수록 단위 부피당 발열 밀도가 올라갑니다. 그런데 열을 빼낼 경로는 오히려 좁아져요. 3D 적층에서 아래층 칩의 열은 위층을 통과해야 밖으로 나갑니다. 현재 고성능 AI 가속기들이 액체 냉각으로 가는 이유가 이겁니다. 패키징 기술의 발전 속도를 냉각 기술이 못 따라가고 있어요.

 

수율이 곱으로 누적됩니다. 좋은 칩 여러 개를 조합하는데, 조합 과정에서 하나라도 잘못되면 그 안의 모든 칩을 버려야 합니다. 100만 원짜리 GPU 다이와 HBM 여러 개를 붙이다 실패하면 손실이 큽니다. 그래서 KGD(Known Good Die, 검증된 양품 다이) 확보와 조립 수율 관리가 핵심 역량이에요.

 

응력과 신뢰성. 서로 다른 재료(실리콘, 몰딩재, 기판, 솔더)의 열팽창계수가 달라서, 온도가 오르내릴 때 계면에 응력이 쌓입니다. 8강에서 본 low-k 절연막은 기계적으로 약해서 이 응력에 균열이 가기도 해요. 전공정에서 잘 만든 칩이 패키징 응력으로 망가지는 겁니다.

 

capacity가 진짜 병목입니다. 기술적 난이도와 별개로, 첨단 패키징 라인을 짓는 데 시간과 돈이 듭니다. AI 수요가 폭증했을 때 GPU 공급을 제한한 게 웨이퍼가 아니라 CoWoS 라인이었어요. 이건 기술 문제라기보다 설비 투자와 공급망 문제입니다.

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오늘 강의 핵심 정리

개념내용

패키징의 역할	전기 연결, 기계 보호, 열 방출, 전력 공급
와이어 본딩 → 플립칩	가장자리 연결 → 면 전체 연결, 개수·전기특성 개선
역전의 배경	① 배선 RC 문제 ② 큰 칩의 수율 붕괴 ③ 메모리 대역폭 병목
TSV	실리콘 관통 전극, HAR 식각+도금으로 다이 수직 연결
HBM	DRAM 적층 + 광폭 I/O(1024+)로 대역폭·전력효율 확보
2.5D	실리콘 인터포저 위에 칩들 나란히 (CoWoS)
3D	칩 수직 적층, 최단 거리·최고 밀도, 열이 최대 난제
칩렛	기능별 분할로 수율 개선 + 공정 혼합 최적화
하이브리드 본딩	범프 없는 구리 직접 접합, 밀도·열저항 개선
한계	발열, 조립 수율 곱셈, 열팽창 응력, capacity 부족

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마치며 — 10강 예고

오늘 강의의 메시지는 이겁니다. 반도체 경쟁의 무게중심이 "얼마나 작게 만드느냐"에서 "얼마나 잘 조합하느냐"로 이동했다. 미세화가 물리적·경제적 한계에 부딪히면서, 성능 향상의 상당 부분을 패키징이 떠맡게 됐어요. 후공정이 최전선이 된 게 아니라, 전선이 후공정 쪽으로 이동한 겁니다.

 

드디어 10강, Series 3의 마지막 강의입니다. 주제는 수율과 통계예요. 1강에서 0.999¹⁰⁰⁰ ≈ 37%라는 계산을 던져두고 "10강에서 제대로 다루겠다"고 했던 그 이야기입니다. 반도체 산업에서 기술력이 결국 수율이라는 숫자로 수렴하는 이유, 결함이 무작위로 분포할 때 칩 크기가 수율에 미치는 영향, 그리고 통계적 공정 관리가 왜 반도체 회사의 진짜 경쟁력인지를 다루면서 시리즈를 마무리하겠습니다.